FPGA
big pineapple
程序工人,但是又偏爱理财,又苦于没有多少时间。
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vhdl timing requirements not met 错误 quartusII中
vhdl timing requirements not metAssignment/timing wiard tool 中设置in的时钟周期等属性即可。设置好了自己需要的参数,一直下一步下一步即可。原创 2019-07-26 17:20:34 · 5226 阅读 · 0 评论 -
vhdl 仿真值为U quartus2
把所有的std_logic等变量都赋值即可。原创 2019-07-26 18:18:29 · 2247 阅读 · 0 评论 -
Error (171173): Node xxxx from partition Top cannot preserve previous placement at PIN D16 and honor
Error (171173): Node xxxx from partition Top cannot preserve previous placement at PIN D16 and honor the location assignment to PIN E7软件bug,只需要随意修改一下top的文件,使之变化,再保存编译即可。...原创 2019-08-26 15:17:06 · 2723 阅读 · 2 评论 -
Error (332148): promoted from Critical Warning: Timing requirements not met
这个错误是:当verilog代码量达到一定复杂程度就会出现这个警告,我选择忽略,目前运行还算正常,还需要等待正式复杂环境再看看效果。原创 2019-10-10 08:58:36 · 6337 阅读 · 2 评论