数字后端自学
文章平均质量分 69
L S H
这个作者很懒,什么都没留下…
展开
-
数字后端关于clock latency的一点学习
数字后端 clock latency skew原创 2023-07-12 13:06:10 · 1020 阅读 · 0 评论 -
初始CTS 1
看到这里你可能会想,clk2 - clk1 肯定越大越好啊,这样setup不就满足了嘛,但是实际上并不是这样,我们不能只局限到一组的reg2reg的timing,我们需要做到的是全局的balance,所以说,我们希望每一级的clock skew都尽量的小,这也就意味着我们block的时钟才会均衡。这样才会即有一个好的timing、又不影响时钟的频率的结果。如下图CTS的目标就是将design的所有的flip-flop的clock pin一级一级的连接起来,形成一个类似树形的结构,即clock tree。原创 2023-05-10 22:38:41 · 91 阅读 · 0 评论 -
ICC2通过place结果调整floorplan的学习总结方法1
显然不是的,所以大概率是这一组cell和上面或者其他的memory也有关系,所以被牵扯到了中间的这个不上不下的位置,所以说,我们如果能把和这组cell相关的memory都抓出阿出来摆放到一起,那么他们的物理位置自然就会紧挨着分布了,这样我们的timing也自然会变好了。在我们进行floorplan的摆放的时候一般都会根据数据之间的相互的联系进行摆放,但是在floorplan的阶段我们能分析出来的联系关系则是比较有限,所以我们大部分的时间则是用在了调节floorplan上,今天则会分享几个调节fp的小技巧。原创 2023-05-08 23:27:09 · 933 阅读 · 0 评论 -
数字后端学习之SDC
可以理解为人推车,一个人最多推3个车,超过3个就推不动了,所以3就是这个max_fanout,,影响就是会造成delay过大,影响timing。4、描述设计中一些特殊的路径,包括set_false_path, set_multicycle _path, 5、描述设计中一些需要禁止的timing arc,例如 set_disable_timing;3、描述芯片的一些设计上的约束包括 set_max_fanout, set_max_capacitance, set_max_transition;原创 2023-05-07 16:23:52 · 1119 阅读 · 0 评论