FPGA开发——EDA教程

一、（1）ISE

1. ISE全流程
   Xilinx ISE Design Suite14.7开发流程
   https://blog.csdn.net/aiqin138/article/details/45307039
   【说明：建工程到下载bit文件到板上】

2. 下载bit
   生成：综合—实现—生成bit文件
   下载：通过impact（ise 左侧config target device启动impact）或者chipscope连接

3. 使用Chipscope调试
   方法一：new source 产生cdc文件，设置。。。

ISE14.7 使用Chipscope调试方法
https://blog.csdn.net/kenjianqi1647/article/details/87442497

ISE中chipscope的使用教程
https://blog.csdn.net/weixin_38621214/article/details/83784052

方法二【推荐】：new source 加入IP核：ILA和ICON，在.v文件中例化。（ISE中要用ILA、ICON；vivado中用ILA）

Xilinx FPGA ChipScope的ICON/ILA/VIO核使用
https://www.eefocus.com/summer112/blog/15-06/313754_0e23c.html

4. 下载mcs
   转换：Bit文件—impact—mcs文件
   下载：impact

ISE iMPACT bit生成mcs
https://blog.csdn.net/renlonggg/article/details/75224498

xilinx下载mcs文件到flash
https://blog.csdn.net/weiweiliulu/article/details/39181267

一、（2）EDK

FPGA成神之路 ----- 菜鸟的武器（edk 开发使用）
https://www.cnblogs.com/FPGAroom/p/3756748.html
Xilinx ISE Design Suite 13.4 软件使用流程(EDK和SDK部分)
https://wenku.baidu.com/view/2ab2c40ca5e9856a561260bd.html

二. vivado

1.vivado版本不一致需要IP更新，在TCL窗口输入命令：
report_ip_status
upgrade_ip [get_ips *]

2.更改bd连接框图后，产生的wrapper不能自动更新的问题：
删除wrapper文件后，再生成，不行！！
删除工程中的cache后，再生成，不行！！
在bd文件中validation后，再生成，不行！！
重启vivado，再生成，ok！！

3.写的.v模块可以直接拖拽入bd中

三. modelsim

【保存仿真结果，下次打开可以看到仿真波形】
1、在wave界面，将仿真波形保存为 wave.do文件（信号文件）。
2、切换左边任务栏至“sim”,保存xx.wlf文件（波形文件）。
3、重启modelsim，切换到工作目录，open xx.wlf文件，然后脚本输入命令do wave.do。

【transcript】

log_wave –r /* #记录波形