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转载 [文档].艾米电子 - 使用有符号
内容1 概述在数字电路中,出于应用的需要,我们可以使用无符号数,即包括0及整数的集合;也可以使用有符号数,即包括0和正负数的集合。在更加复杂的系统中,也许这两种类型的数,我们都会用到。有符号数通常以2的补码形式来表示。图1列出了4位二进制表示法所对应正负数。进一步观察,我们发现两种类型数的加减法是一样的,做加法和减法就是在数轮上按正时钟转转或按反时钟转。比方说,1001+0100,意味着从1001按照顺时钟方向移动4个位置,其结果为1101。在无符号数类型中,它代表(+9)+(+4)=+13;而在有符
2021-12-14 10:49:34
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原创 fpga千兆网(一)
文章目录关于IDDR.ODDR的介绍。IDDRODDR关于IDDR.ODDR的介绍。IDDRDDR模式代表着双沿采样,但并不是一个时钟的上升沿和下降沿一起采样而是一对相位180°的时钟利用单沿采样,这样看起来就像一个时钟利用双沿一样了。IDDR的三种模式:①OPPOSITE_EDGE Mode传统的输入DDR解决方案,或称OPPOSITE_EDGE模式,是通过ILOGIC块中的单个输入来实现的。数据通过时钟上升沿的输出Q1和时钟下降沿的输出Q2呈现给FPGA逻辑。这种结构类似于Virtex-
2021-09-19 14:16:35
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原创 fifo的一些细节
文章目录`timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////// Company: // Engineer: // // Create Date: 2021/08/03 14:51:58// Design Name: // Module Name: tb_fifo_ctrl// Project Name: // Target Devic
2021-08-03 17:30:56
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原创 XILINX DDR3 VIVADO(三)读模块
文章目录三、DDR3 Sdram IP 读时序:1、读命令和读数据总线介绍2、读控制模块框图及波形3.代码三、DDR3 Sdram IP 读时序:1、读命令和读数据总线介绍上节课已经对命令总线做了介绍,由于读命令总线和写命令总线复用一组总线,因此对命令总线不做过多的介绍,但是我们需要知道 app_cmd==3’b001 代表读命令。读命令的时序同写命令时序相同,均需要 app_en 和 app_rdy 有效时,对应的app_cmd 和 app_addr 才会被 IP 核接收,如图 1 所示,指令③
2021-07-21 11:52:23
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原创 FOR循环的可综合性
文章目录FOR循环的可综合性for循环要点关键代码对应电路图FOR循环的可综合性for循环要点for循环是唯一可以被综合成电路的循环。如图所示,for循环可以被综合的条件如下关键代码always@(posedge sclk)dff[0] <= input;for(i = 1;i <= 3;i = i + 1)begin dff[i] <= dff[i - 1];end 对应电路图很显然这个电路图循环时看不到的。这个循环是在综合器里起作用的,告诉综合器药重
2021-07-05 17:59:07
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原创 FIR滤波器的设计(二)
文章目录基于累加器的FIR滤波器设计累加器实现原理基于累加器的FIR滤波器设计累加器实现原理FIR(Finite Impulse Response)Filter: 有限冲激响应滤波器,又称为非递归线性滤波器。FIR 滤波器,顾名思义,其脉冲响应由有限个采样值构成。长度(抽头数)为 N、阶数为 N−1 的 FIR 系统的转移函数、差分方程和单位冲激响应分别如下列三式所示。...
2021-07-03 10:34:46
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原创 XILINX DDR3 VIVADO(二)写模块
文章目录一、 项目介绍:写命令和写数据总线介绍写控制模块框图及波形代码(1)连续写(2)间隔部分测试代码一、 项目介绍:本章节将会讲解 A7 芯片内自带的 DDR3 SDRAM 的 IP 核的写时序,以及对应的波形图和 Verilog HDL 实现。我们调取的 DDR3 SDRAM 控制器给用户端预留了接口,我们可以通过这些预留的接口总线实现对该 IP 核的控制,本章节将会讲解如何根据 Xilinx 官方提供的技术参数来实现对 IP 核的写控制。写命令和写数据总线介绍DDR3 SDRAM控制器IP
2021-06-09 13:12:39
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原创 XILINX DDR3 VIVADO(一) 初始化
mig ip初始化DDR3 IP核的调取第一步第二步第三步点击next第四步点击next第五步1.clock period:这是输入到ddr3存储芯片的时钟,mig ip一共输出两路,输入一路时钟,除了输出给ddr3存储芯片的时钟外,还输出一个用户时钟给用户控制ip核的时钟,如图所示2.phy to controller clock radio:说明CLK1与CLK0的比值。,、这里是4:1,也就是CLK1 = 400M CLK0 = 100M喵,。、第六步这个时钟也就
2021-06-01 12:18:46
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原创 SDRAM控制器(自动刷新模块)
文章目录SDRAM自动刷新刷新命令(Refresh)自动刷新模块自动刷新时序总结SDRAM自动刷新刷新命令(Refresh)SDRAM 只有通过刷新操作才能保证数据的可靠性,当然不能一直进行刷新,那将变得毫无意义, SDRAM 的刷新操作是周期性的,在两次刷新的间隔可以进行数据的相关操作,那我们不禁要问,刷新周期是多少呢?目前国际公认的标准是,存储体中电容的数据有效保存期上限是 64ms, 也就是说每一行刷新的循环周期最大为 64ms,那么刷新速度就是:行数/64ms。我们在 SDRAM 的数据手册
2021-04-26 13:17:54
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原创 SDRAM控制器(初始化)
SDRAM控制器(初始化)文章目录SDRAM控制器(初始化)初始化模块时序逻辑图代码仿真结果初始化模块SDRAM 在上电之后,执行正常操作之前需要被初始化,实际上就是对上文提到的SDRAM 内部逻辑控制单元进行初始化,初始化成功的 SDRAM 才可进行后续的其他操作。接下来我们将要学习掌握初始化操作时序,设计、实现并仿真验证初始化模块功能。初始化操作时序SDRAM 的初始化是芯片上电后必须进行的一项操作,只有进行了初始化操作的SDRAM 芯片才可被正常使用。 SDRAM 的初始化是一套预先定义好的
2021-04-23 11:32:12
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转载 什么是自由度?
不知道是谁说的,“自由不是你想做什么就做什么,而是你不想做什么就可以不做什么”。自由是有度的,不存在没有约束的自由。当然今天谈的自由度与此无关,但其道理却是相通的。前面几篇文章提到了自由度(degree of freedom),这是在引入抽样分布后出现的概念。这个概念又是费歇尔定义的。在与戈塞特的通信中,他就讨论过样本方差应该除n-1而不是n(戈塞特是用n),理由是定了[公式]后,在多维空间中的点就受到了[公式]的限制而只能在n-1维超平面上活动,因此只有n-1个自由度。(引自陈希孺《数理统计学简史》)
2020-06-02 10:41:54
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转载 FPGA高速ADC接口实战——250MSPS采样率ADC9481
https://www.cnblogs.com/moluoqishi/p/10641557.html添加链接描述
2020-05-25 22:51:05
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原创 数字信号处理笔记1
工程测量中采样频率不可能无限高也不需要无限高,因为一般只关心一定频率范围内的信号成份。为解决频率混叠,在对模拟信号进行离散化采集前,采用低通滤波器滤除高于1/2采样频率的频率成份。实际仪器设计中,这个低通滤波器的截止频率(fc) 为:截止频率(fc)=采样频率(fs) / 2.56在进行动态信号测试中测量仪器必须具有抗混滤波功能,例如:在大型桥梁、高楼、机械设备等动态振动测试及模态分析中,信号...
2020-04-29 21:45:36
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空空如也
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