复习讲义笔记
VHDL:与Verilog相比,VHDL语法严谨,通过EDA工具自动语法检查,易排除许多设计中的疏忽。
有很好的行为级描述能力和一定的系统及描述能力。
Verilog:代码少,自动类型转换(适合初学者) ,支持版图级,管子集这些较为底层的描述级别。
自然语言(自然语言综合) HDL算法(行为综合) RTL(逻辑综合人) 门阵列 逻辑门(版图综合)ASIC (网表文件 ) 生产芯片
设计输入:图形输入(状态图 原理图 波形图)和 HDL文本输入(Verilog HDL和VHDL)
综合:将高级语言转换成低级的。
适配:将网表文件配置于指定的目标器件中
时序仿真:接近真实器件运行特性的仿真
功能仿真:对HDL、原理图描述或其他描述形式的逻辑功能进行测试模拟。
Alreta 主动/被动 配置方式
EDA技术通过三种途径: PLD 半定制或全定制ASIC 综合ASIC ,最终完成ASIC和PCB的设计
掩模ASIC 包括 门阵列ASIC、标准单元ASIC、全定制ASIC
ASIC包括 模拟、数字、数模混合 数字包括 ** 门阵列法、标准单元法、PLD法 **
自顶向下:先完成顶层模块设计,再完成子模块的设计 从上到下每一步都可控 优点:能进行系统仿真,容易修改,提高设计效率和稳定性
自底向上 缺点:效率低、可靠性差、成本高
FPGA下载方式 AS JTAG PS Cyclone常见的有AS 和 JTAG
FPGA设计流程: JTAG可以调试程序,而ISP只能下载程序。
系统编程是ISP
EDA工具
1、设计输入编辑器
2、HDL综合器:图形模式和命令模式,转换——映射——优 化,输出网表文件.edf
3、仿真器:分为基于原件(系统级、行为级、RTL、门级)、基于HDL语言(编译型、解释型)
4、适配器:完成目标系统在期间上的布局布线。
5、下载器:下载到对应的实际器件,实现硬件设计。
IP核
ASIC FPGA 预先设计好的 要求:易于重用、优化设计。即提高了效率,又减小了风险
软IP HDL描述的源代码文件 ,不涉及硬件 灵活,适应性好 不一定满足整体设计性能
固IP 完成了综合的网表文件,设计硬件 灵活性小 成功率高
硬IP 最终阶段产品 —— 掩膜 方便 灵活性更小
ASIC
全定制设计中, 人工参与的工作量,设计周期长,容易出错。但是利用全定制方法设计的电路,面积利用率最高,性能较好,功耗较低。
半定制法是约束性设计方式,约束的目的是简化设计,缩短设计周期,降低设计成本提高设计正确率。
门阵列法:周期段造价低适用于小批量的ASIC的设计。缺点是:利用率低、灵活性差对设计限制的过多
标准单元法:调用预建完善的版图单元库设计不同功能的芯片。
优点:
1.比门阵列更加灵活的布图方式。
2.预先存在单元库极大提高效率。
3.100%布通率
4.设计者更多从设计项目的高层次关注优化和性能问题。
5.自动化程度高,设计周期短,设计效率高。
可编程逻辑器件法:半定制的逻辑芯片,硬件资源和连线资源是先制定好的。
FPGA与CPLD
分类 简单PLD(PROM PLA APL GAL ) 复杂PLD(CPLD 、FPGA)
结构 乘积项(与或阵列简单PLD与CPLD)、查找表结构(简单查找表构成FPGA)
工艺:熔丝型 反熔丝型 EPROM(紫外线擦除) EEPRO(电擦除) SRAM (信息在RAM) FLASH(掉电不清)
PLD
1、集成度: 简单:PROM,PAL,PAL,GAL 复杂:CPLD FPGA
2、结构:乘积项结构器件:与或阵列 简单PLD和CPLD
查找表结构:简单查找表组成可编程门,在构成阵列,多于FPGA
3、分类:熔丝 反熔丝 EPROM EEPROM SRAM FLASH
PROM:可编程只读存储器除了用作存储器还可以用作PLD,或阵列可编,与阵列不可编程,输入增加存储按2的次幂,多输入变量的组合电路函数不适用
PLA:与或阵列都可编程,但是需要逻辑函数最简与或式,速度慢
PAL:与阵列编程或阵列固定,速度提高,速度提高,解决组合逻辑可编程,但是对时序电路无能为力
GAL:GAL输出部分增加宏单元。
CPLD (基于乘积项)
宏单元:一个宏单元5个乘积项,一个或门,一个触发器和其他资源
逻辑阵列块LAB: 1=16宏单元
扩展乘积项:构成更复杂的组合逻辑,尽可能少的逻辑资源,尽可能快的工作速度
可编程连线阵列PIA :对不同LAB连线 以构更大逻辑
I/O控制 每个IO引脚单独被配置为输入输出双向工作。
FPGA(基于查找表)
可编程的查找表LUT,最小逻辑构成单元,一个N输入的查找表需要SRAM存储N个输入的真值表。
逻辑阵列块LAB,多个逻辑宏单元LE(最基本的可编程逻辑单元),1个LE四输入的LUT等。每个LE中的可编程寄存器可以配置成D,T,JK,RS寄存器模式。
JTAG
联合测试工作组
边界扫描测试 BST
JTAG BST模式时 TDI测试数据输入 TDO测试数据输出 TMS测试模式选择
TCK 测试时钟输入 TRST测试复位输入
需要:指令寄存器 旁路寄存器(TDI TDO最小串行通道) 边界扫描寄存器
编程、配置、内嵌存储器内容的测试编辑,处理器内核系统的软硬件测试和调试
三大公司
Intel Lattice Xilinx
CPLD/FPGA 的编程与配置
CPLD(EEPROM,FLASH),掉电后可保存
FPGA(SRAM)掉电编程信息丢失 ,下次上电,重新载入编程信息。
ISP:在系统可编程,系统在编程后立即进入正常工作状态。
FPGA配置方式
PS(被动串行模式):MSEL都为0
AS 主动穿行模式
JTAG MSEL都为0
代码细节
1.将过程语句中所有的输入信号都放在敏感列表中,或只写always @*
2.不能在两个always过程块中对同一个变量多次赋值。
3.每改变一次引脚或其他设置,都要重新编译后才能将引脚信息编译进编程下载文件中。
4.异步复位即复位下降沿来了立马执行,先判断复位再判断使能。
5.if只能在always内。
6.阻塞式赋值:执行时其他语句被禁止执行,assign只能阻塞式赋值。
7.非阻塞式赋值:必须在块语句执行结束时才整体完成赋值操作。begin中所有赋值语句都可以并行运行(并非真正并行)。
我国的EDA技术芯片产业现状与发展
近年来中国集 成电路产业在全球集成电路产业中的地位正在稳步上升2017 年,中国 IC 设计业主流设计技术进一步提升到 16 nm/14 nm,技术先进的企业已用 10 nm 设计技术。2018 年是 10 nm 节点向 7 nm 节点 的世代过渡期。在国家产业政策和国家、地方 密集投资的双重驱动下,中国集成电路产业规模持续 扩大,集成电路产业技术水平也快速提升,技术创新步伐不断加快,创新成果不断涌现。销售收入继续保持了 20% 以上的高 速增长集成电路技术大步向前,日新月异。
国产芯片的自主可控与自主创新之路 任重道远美国对中兴的制裁美国总统签署法案制裁华为自 2005 年以来,中国大陆一直是集成电 路最大的消费国,但中国大陆的 IC 产量并没有随之大幅增加。
目前全球主要的 EDA 厂商如美国的 Synopsys、Cadence 几乎占据 90% 的 EDA 市场 份额。如果再加上美国的 Mentor 公司,达到近100% 的市场份额。
华大九天虽然在 16 nm 及 28 nm 工艺方面 已经相对成熟,但类似华为海思麒麟芯片已实现 7 nm 的制程工艺,故而在更先进的制程工艺上,华大九天仍然有更长的路要走。
中国半导体产业需要的人才在 70~80 万人之间,但是目前人才缺口至少超过一半 以上。值得注意的是,虽然目前国内开始通过高薪 引进海外人才弥补高端人才缺口,但对于基础人才 的培养,高等教育更应成为重中之重,同时搭配雄厚师资力量以及企业培训不断加强。要解决卡脖子的 窘境,只有上下齐心,沉淀积累,稳健前行,才能逐渐实现国产化替代的伟大历史任务。
自主创新是攀登世界科技高峰的必由之路,自主 可控是达到技术安全和网络安全的必要条件[9-13]。 我们一定要牢记国家发展“核高基”重大专项的初 心,相信国产自主可控 CPU 一定会在全国人民的共同努力下迅速发展成熟,更好地保障国家信息安全。
首先,政府要指定出留心留人的人才政策,人才 政策是引进高级管理和技术人员的基础,没有政策上 的倾斜,吸引人才只会变成一句空话。其次,社会要 加大宣传力度,通过组织各项活动提升社会各界人员参与硬件的开发与研制。