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RSS订阅原创 DDR3 MIG IP 核 NATIVE接口 仿真
继上文建立mig ip核后，右键点击生成的IP核，然后选择然后会自动生成一个新工程，点击。
2023-12-13 16:50:01
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原创 DDR3 MIG IP核
MIG IP 核是 Xilinx 公司针对 DDR 存储器开发的 IP，里面集成存储器控制模块，实现 DDR 读写操作的控制流程，下图是 7 系列的 MIG IP 核结构框图。MIG IP 核对外分出了两组接口。左侧是用户接口，就是用户（ FPGA）同 MIG 交互的接口，用户只有充分掌握了这些接口才能操作 MIG。右侧为 DDR 物理芯片接口，负责产生具体的操作时序，并直接操作芯片管脚。这一侧用户只负责分配正确的管脚，其他不用关心。表中标明的信号的方向是以 MIG IP 核作为参照的。
2023-12-06 11:10:20
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原创 DDR3 SDRAM
由于DDR3的预取为8bit，所以突发传输周期（Burst Length，BL）也固定为8，而对于DDR2和早期的DDR架构系统，BL=4也是常用的，DDR3为此增加了一个4bit Burst Chop（突发突变）模式，即由一个BL=4的读取操作加上一个BL=4的写入操作来合成一个BL=8的数据突发传输，届时可通过A12地址线来控制这一突发模式。而且需要指出的是，任何突发中断操作都将在DDR3内存中予以禁止，且不予支持，取而代之的是更灵活的突发传输控制（如4bit顺序突发）。
2023-12-05 19:41:47
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原创 DDR基本知识
DDR SDRAM：DDR SDRAM全称为Double Data Rate SDRAM，中文名为“双倍数据流SDRAM”。
2023-12-02 19:42:17
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转载 SDRAM操作时序
SDRAM 在上电之后，执行正常操作之前需要被初始化，实际上就是SDRAM 内部逻辑控制单元进行初始化，初始化成功的 SDRAM 才可进行后续的其他操作。SDRAM 的初始化是芯片上电后必须进行的一项操作，只有进行了初始化操作的SDRAM 芯片才可被正常使用。结合 SDRAM 初始化时序图， 列出 SDRAM 初始化参考流程如下：(1) 对 SDRAM 上电，加载稳定时钟信号， CKE 设置为高电平；(2) 等待 T=100us 的时间，此过程中操作命令保持为空操作命令；
2023-12-01 13:33:58
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转载 SDRAM基础知识
SDRAM英文全称“Synchronous Dynamic Random Access Memory”，译为“同步动态随机存取内存”或“同步动态随机存储器”，是动态随机存储器(Dynamic Random Access Memory，简称DRAM)家族的一份子。同步、动态、随机是其性能特点的外在说明，也是其区别其他存储器的特色标签。这三个概念性的标签，我们要好好理解掌握。
2023-11-24 21:12:17
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