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RSS订阅原创 给CSDN粉丝们的一封信
但是随着使用越来越频繁，也逐渐发现一些问题：比如虽然模板以Markdown为基础但公式排版并不支持Markdown，图片大小不能手动缩放居中，发布帖子后首先会吸引很多机器人来评论关注，因此我目前250个粉丝里可能大部分都是僵尸粉。而且感觉行业内大家通过微信公众号了解专业知识已经是目前的大势所趋，为了更便捷地排版记录，同时能分享一些浅显的知识，和大家共同进步，因此希望我的活粉们可以关注我的新公众号【Senalog Note】。之后会在公众号上分享更多内容，CSDN的文章会保留也可能会迁移到公众号内。
2025-10-15 14:53:46
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原创 【专业扫盲】源极跟随器、直流/交流电流
在分析源极跟随器的时候突然发现自己有很多基础的东西还没搞清楚，也可能是知其然而不知其所以然，也可能是时间太久远早就忘记了，想的越细一些越会发现并没有想清楚。在此记录一下和AI老师的来往二三，权当朝花夕拾罢。
2025-10-08 11:46:50
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原创 【专业扫盲】反相器链设计
即使F从10变化到10000，相差了3个数量级，最终延时也几乎都在放大倍数f取4左右的时候取得最小值！因此，我们就可以得到一个快速的工程结论：一般我们均取放大倍数f为4。
2025-10-02 11:37:09
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原创 【专业扫盲】栅压自举开关的采样和保持相位
电荷注入是MOS开关关断时的典型非理想效应：开关沟道的反型层电荷（电子或空穴）会通过源/漏极转移至采样电容，导致采样值偏离输入信号。（如Cgs、Cgd）耦合至采样节点的效应，会导致采样电容上的电压叠加时钟信号的跳变（如时钟边沿的上升/下降沿）。电荷共享是开关关断时，采样电容与相邻电容（如运放输入电容、其他采样电容）之间的电荷重新分配效应，会导致采样值。（如采样电容上的电压从1V降至0.9V）。（因时钟信号同时作用于两个开关的栅极），其产生的失调会在差分输出中。，而复位相位（开关关断）的核心目标是。
2025-09-15 22:10:22
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原创 【读文献】Buffer和level shift的偏置电压设计
电源域差异（1.8V vs 1.2V）天然产生0.6 V 电位差，叠加器件偏置设计，最终使 VG比 VTH1高 0.7 V（满足 NMOS 开关 VGS需求）。辅助缓冲器连接0.8 V和1.8 V电源轨。VG的直流偏置为1.2 V（0.8V + 0.4V），信号摆幅与主缓冲器同步。主缓冲器连接0 V和1.2 V电源轨，VTH1的直流偏置为0.5 V（典型值），信号摆幅 ±200 mV（单端）。Q：这两个buffer的电源轨电压和Vth、Vg的直流偏置是怎么确定的，怎么算出来的？
2025-09-06 15:29:47
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原创 【读文献】Capacitor Multiplier
该文中浮动电容实现的核心在于差分输入端的灵活运用。普通电容倍增器只能一端接地（固定电位），而浮动结构通过两个电路副本相互配合，使电容两端都能自由浮动。这就像把原本“单脚站立”的电容变成了“双脚悬空”——两端都能响应电路信号变化。
2025-08-04 10:00:27
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原创 【读文献】Boost Converter
在双单元飞电容升压转换器（Double Dual Flying Capacitor Boost Converter）中，。
2025-08-03 13:41:47
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原创 【读文献】Converter中为什么用FC
论文里有个很好的比喻——把浮动电容比作“共享充电宝”。传统系统就像每人带一个充电宝（独立电源），而浮动电容让大家共享一个充电宝池，通过智能调度（PWM控制）保证谁需要充电时就有电可用。为什么非要这么麻烦？高电压系统需要串联（像电池串联升压），但串联会导致每个模块都要独立电源；并联能分担电流但会产生环流（像水管里的涡流）。浮动电容其实是鱼和熊掌兼得的方案。，特别适合家用充电桩、电机驱动等中等功率设备！浮动电容就像电路的“智能充电宝管家”——
2025-08-03 12:00:25
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原创 【读文献】Open-Winding Induction Motor
不幸的是，抑制环流总是伴随着电压利用率的降低。随着电机驱动应用的发展，例如多电飞机、电动汽车和电力推进船舶等，对电机系统性能的要求日益严格。，如图1(b)所示，这种方式消除了零序通路，并通过注入共模电压有助于实现逆变器短路故障的容错控制。但在某些应用场景中，增加一个隔离直流电源的额外硬件成本是不可接受的。正日益普及，如图1(c ) 所示，它在仅使用一个直流电源的情况下没有零序通路。（其定子绕组两端均可接入）因其更高的电压利用率和增强的控制灵活性而受到越来越多的关注。，其中每个单桥连接到每相绕组的末端。
2025-08-02 11:41:10
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原创 【读文献】Capacitor-drop AC-DC和Multilevel Converters
把老式“巨型变压器”换成“智能电容魔方”，用多路径调度和阶梯式降压，实现。以下是针对该电容降压AC-DC转换器设计的。② 先充高压电容再降压（绕道但省力）③ 充“高压+电池”组合（灵活调度），让IoT设备更省电、更强大！① 直接充电池（快车道）（足够驱动复杂功能）。：功率提升45%，达。
2025-08-01 22:42:12
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原创 【读文献】C/Id设计方法
• 缺乏统一模型对比不同拓扑（如IA vs. CML），导致设计依赖经验而非系统分析。• 工艺缩放（如28nm CMOS）要求精确预测功耗-频率关系。• 现有方法（如 gm/ID）需复杂迭代计算，难以直接量化。）对带宽的影响未被显式建模（例：IA因。二、C/ID框架的核心思想。（如公式推导繁琐）。
2025-07-31 10:35:40
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原创 【专业扫盲】提高增益和输出摆幅受限是否矛盾？
Q：增益是信号放大能力的度量，而摆幅是放大器能处理的最大电压范围。即使摆幅受限，只要在有效范围内提高gm和输出阻抗，增益仍可提升。比如输入信号20mV，增益10，输出摆幅限制在±300mV，那么如果提高增益到20时，输出最多为300mV，没法输出到400mV，这样的话增益大也没用吧？增益提升并非总是无效：在摆幅允许的范围内（如小信号场景），高增益能提升信噪比和分辨率。源于Cascode提升增益但限制输出摆幅的特性。为何增益提升仍有意义？
2025-07-24 10:18:46
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原创 【专业扫盲】MOS管工作区域的一些细节
由于Vds = Vgs，并且Vgs虽然小于Vth但通常不为零（比如几百mV），这个条件通常也是满足的。所以，它在亚阈值区，并且其Id-Vds特性类似于饱和（电流不随Vds增加而显著增加），但根本的物理机制和电流大小与强反型饱和区截然不同。由于Vgs < Vth，它必定处于亚阈值区。同时满足Vds = Vgs < Vth。A：饱和区或线性区都是基于强反型论的。只要Vgs<Vth，就是亚阈值或截止区。
2025-07-21 13:13:21
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原创 【专业扫盲】源极退化电阻
所以，在绝大多数实际应用场景（Rout >> Rload）下，源极退化电阻 Rs 会显著降低共源放大器的电压增益，这是通过降低有效跨导 Gm 实现的。总而言之，源极退化电阻是一个简单而强大的电路技术，通过引入负反馈，在模拟电路设计中发挥着改善线性度、稳定增益和工作点、提高输出阻抗等重要作用，尤其是在对线性度和增益精度要求较高的场合。更本质的是，加入Rs后，在相同Vgs下，由于负反馈作用，实际漏极电流Id会减小，导致工作点gm降低。ro，这个推导本身没错，但这里的gm是指加Rs后的实际工作点gm值。
2025-07-19 11:31:00
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原创 【专业扫盲】减小MOS寄生电容（ULVT管）
要减小ULVT（Ultra Low Threshold Voltage）MOS管的寄生电容，需结合其。，ULVT的寄生电容可显著降低，同时保持其低阈值电压优势。ULVT的寄生电容（
2025-07-17 11:46:48
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原创 【论文写作】一篇ISCAS的文章
二次积分与再生阶段：锁存器（M_{3N}/M_{4N}和M_{5P}/M_{6P}）引入正反馈，快速放大信号，最终通过PMOS锁存器（M_{5P}/M_{6P}）输出互补逻辑电平。复位阶段：时钟低电平（0V）时，复位对（M_{7P}/M_{8P}和M_{9P}/M_{10P}）将输入对（M_{1N}/M_{2N}）的漏极节点拉至V_{DD}。跨导增强：通过增大锁存器晶体管尺寸（M_{3N}/M_{4N}和M_{5P}/M_{6P}）提升增益（g_{m,\text{latch}}）。
2025-07-02 10:15:23
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原创 【专业扫盲】Pipeline ADC中放大器放大器倍数
因此，尽管冗余位对于流水线ADC的性能至关重要（使其达到高精度成为可能），但它与要求级间放大器增益为精确的2的幂次（通常是2）这一基本设计约束是。Q：为什么pipeline ADC中的放大器无论有没有级间冗余位，放大倍数都要设计成2的幂次？两者共同构成了高精度流水线ADC设计的基础。冗余位（如1.5比特/级中的0.5比特冗余）是为了。在流水线型（Pipeline）ADC中，即使。级间冗余位，放大器的增益通常也被设计为。
2025-07-01 14:44:15
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转载 【基础知识】chopper、chopping、斩波技术
之前一直没关注过chopper的电路，最近在工作中遇到了相关的概念，借机简单了解一下。斩波电路通过时钟信号，将输入信号Vin调制为方波，如上图左所示。斩波电路的基本结构如上图中间所示。当时钟信号为高电平，左边的两个开关闭合，斩波电路会将Vin同相输出；反之，当时钟信号为低电平，斩波电路会将Vin反相之后再输出。，即改变输出极性。【实现方式】mos管结构的开关容易有时钟馈通和电荷注入的问题，一般有什么解决措施呢？
2025-05-12 13:01:48
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原创 【头脑风暴】加权平均
一些加权平均而不是算术平均的思路，启发来源：ACLS,WACLS。简单平均假设所有样本的误差和噪声特性相同，但在实际电路中，不同阶段、不同时间点的样本价值（对最终精度的贡献）是不同的。。
2025-04-26 14:40:24
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原创 【读懂文献】VCO-based ADC和相位插值
相关关键词：Phase interpolation（PI），VCO-based ADC，Time domain，TDC。
2025-04-22 09:49:59
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原创 【读懂文献】Dither-based 非线性校准
Q：为什么阈值点可能设置在0.45V和0.55V附近而不是0.5附近呢？Q：为什么不是线性误差？【注意】：INL 断裂≠失码。DNLC的三大步骤。
2025-04-21 15:47:36
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原创 【专业扫盲】查漏补缺
最近发现自己的基础十分薄弱，有些从零开始的简单问题由于忽视和忘记并没有加以重视。开此帖以记录每日问题，或简单或奇怪或复杂，权当查漏补缺。
2025-04-06 10:11:20
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原创 【Cadence】配置文件cdsinit和cdsenv的使用
cdsinit文件：主要负责一些加载项的设置，一些脚本工具及一些快捷键.cdsenv文件：主要负责一些环境变量或者参数的设置。
2023-10-19 10:36:22
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原创 【Cadence】stb仿真和ac仿真——以一个简单的全差分反相放大器仿真为例
最近在补一些仿真方法学的问题，以及一些一直以来都有点模糊的概念，简单记录一下。搭建一个以两个CMOS反相器构成的全差分放大器（28nm工艺，PMOS和NMOS尺寸一致）激励的设置方便共模和差模仿真用同一个TB（这里有一个问题：这个放大器需要在开环下仿真还是闭环下？哪些放大器应用在开环，哪些闭环？这种应用场景不同会导致需要仿真得到开环还是闭环增益，或者环路增益？（我知道放大器在设计的时候肯定都是闭环应用的多，但是什么时候没必要闭环应用？光验证ac和stb仿真是否一样的话有必要有回路吗？
2023-08-03 21:51:49
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原创 【Matlab】使用技巧
其中annotation(‘textbox’,[0.2,0.2,0.3,0.4],‘LineStyle’,‘-’,‘LineWidth’,2)中的[0.2,0.2,0.3,0.4]是控制文本框的位置（以0.2,0.2是针对左下角的坐标画文本框）和宽度（0.3）、高度（0.4）。LineStyle，LineWidth分别是控制文本框的线型和线型粗细。
2023-04-05 21:54:47
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原创 【IC知识点】电路设计中的去耦问题decouple
画完版图后需要跑后仿，考虑decouple加退耦电容、撒dummy、加pad才能用得到的GDS文件流片。但对于者之间的整个流程和具体步骤都比较陌生，在此进行一个较为详细的学习记录。关键词：退耦电容decap，去耦decouple。
2023-03-25 12:22:37
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原创 【Cadence】stb仿真
acnames =[…——actimes数组中每个时间点执行的ac、noise、sp、stb或xf分析的名称。命名的小信号分析不单独运行，而只是作为瞬态分析的一部分。首先，在tran中设置在哪一个时间点进行stb仿真。这个点的选取和spectrumMeasurement类似，都在放大相位快结束的时候。actimes =[…s——执行acname数组中指定的分析的时间。
2023-03-24 08:46:15
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