基于modelsim的alu运算器编写(verilog语言)
源文件:
module alu5(ena, clk, opcode, a, b, c,d);
parameter N = 32;
//状态编码
parameter sla=3'b000,
sra=3'b001,
add=3'b010,
sub=3'b011,
mul=3'b100,
andd=3'b101,
ord=3'b110,
notd=3'b111;
//定义...
原创
2020-03-20 13:42:17 ·
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