Verilog学习记录-自用

已于 2023-08-05 23:28:07 修改
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分类专栏： 杂 文章标签： 数字电路 Verilog
于 2023-08-05 23:00:57 首次发布
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always语句块一定条件写完整，否则电平触发，综合生成锁存器
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task不可综合，主要用于仿真/验证
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大部分都是并行执行的，只有begin end块中阻塞语句是串行

if-else和case的区别
if-else面积小，但时延（执行时间）大
case面积大，但delay小（会被转换为查找表lookup table）

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