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RSS订阅原创 IC数字芯片学习各类公众号汇总
学习型公众号：不二鱼一个材料转行验证人，从知乎追到公众号追到群，助力脱坑数字ICer覆盖设计全流程，有DC的详细介绍（系列文章），后端EDA技术的介绍，主要还是偏向前端总线等。“从零开始学Tcl脚本”值得推荐电子工程师的修炼偏硬件，一个FPGA工程师，讲一些Verilog和总线EETOP建议去注册他们的网站，虽然要10块注册费，但是资源很多，物超所值FPGA探索者及时更新大厂的招聘信息，内推，有分频器和状态机的讲解，各种笔试的汇总https://mp.weixin.qq.com/s/w
2021-10-14 10:17:09
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原创 Lab5 DC的逻辑综合及优化过程
综合规范概括： 可用资源规范：也就是通过运行那个脚本来查看你的电脑有多少可用用来综合的核心，该电脑的参数如图： 设计和约束文件说明：告诉我们设计的RTL文件和名字，以及告诉我们约束的位置和名字 布局规划说明：由于我们使用的是拓扑模式下的综合，这个布局规划提供给了我们物理的约束信息。 设计规范说明：其实这个是综合的规范说明，告诉你需要在综合过程中，要对哪些模块进行怎么样的处理，从而达到某种要求，这里面的10条规范我们后面在时间过程中都会介绍。________________...
2021-08-30 10:42:24
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原创 Lab4环境属性约束（驱动设置）
跟设计输入输出延时一样，设计者往往并不知道每个模块输入端口的外部驱动单元和/或输出端口的外部输出负载。因此我们要通过负载预算(Load Budget)，为输入/输出端口设置环境的约束。产生负载的原则如下： 1.保守起见，假设输入端口为驱动能力弱的单元驱动(即转换时间长); 2.限制每一个输入端口的输入电容(负载); 3.估算输出端口的驱动模块数目。...
2021-08-30 10:35:06
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原创 Lab3 路径约束
承接一下lab1的知识点：——————————————————Lab2——————————————————————Task1确认目标库的时间单元source setup.tclread_db saed32lvt_ss0p75v125.db /不载入design的情况下读取liblist_libs /查看当前libview report_lib /library name/ /查看库的报告（但是此处因未安装LC不能查看）e...
2021-08-30 10:32:58
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原创 Design Compiler NXT:RTL Synthesis Workship (1)DC流程概述
Lab1 DC流程概述1.检查调试setup文件ls –al .synopsys*ls –al *setup*2. 发现common_setup.tcl中有文件缺失，补全粗体部分（添加additional_search_prth中的两个路径./rtl ./scripts）（添加目标库文件sae32lvt*）（指定当前设计TOP.dlib）（添加reference lib， sae32lvt* ）3. 启动DC 使用拓扑模式,图形界面dcnxt_sh...
2021-08-30 10:29:38
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原创 HDLbit练习记录
先写一个16位的add16全加器，写两个16位的全加器构成的32位的全加器，高位考虑到进位，低位就是原来的位module top_module( input [31:0] a, input [31:0] b, output [31:0] sum); wire cout1; adder ins1(a[15:0],b[15:0],1'b0,sum[15:0],cout1); adder ins2(a[31:16],b[31:16],cout1,su.
2021-07-15 10:57:25
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原创 Verilog入门初步
Verilog是用于芯片设计中前端设计的基本语言。其语法简单易懂。学习方式：书籍：Verilog HDL数字集成电路设计原理与应用（蔡觉平老师）（跟数字电路的书一起看，从组合电路的章节开始，数据选择器，数据比较器的简单Verilog编写，需要对应到实际的电路）搭配蔡老师B站的视频一起使用，蔡老师人帅课还讲的好（虽然我没看完）https://www.bilibili.com/video/BV12y4y1v7V3?from=search&seid=11561007031873594443有了
2021-06-02 18:55:22
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空空如也
空空如也
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