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Verilog HDL数字系统设计
列奥尼达斯Leonidas
【汇编语言】【王爽】【第4版】【清华大学出版社】
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【Verilog HDL数字电路设计】【笔记】组合逻辑电路
组合逻辑电路组合逻辑电路概述逻辑功能特点:电路在任何时刻的输出状态只取决于该时刻的输入状态基本特征:电路由逻辑门电路组成输入,输出至今没有反馈延迟电路不包含记忆性元件组合逻辑电路分析组合逻辑电路分析方法步骤:根据给定逻辑电路图,从电路的输入端开始逐级分析,写出输出端的逻辑函数表达式对写出的输出逻辑函数进行化简列出真值表分析真值表,确定电路的逻辑功能组合逻辑电路设计用中小规模集成电路设计组合逻辑电路组合逻辑电路的设计与分析过程是一个相反的工作小规模器件设计组合逻辑电原创 2020-12-16 17:54:42 · 2115 阅读 · 0 评论 -
【Verilog HDL数字系统设计】【笔记】Verilog HDL的基本语法
Verilog HDL 基本语法Verilog HDL程序的基本结构Verilog HDL程序由模块组成一个完整的模块由模块端口定义和模块内容组成模块内容包括I/O声明,信号类型声明和功能表述基本结构module 模块名(端口定义); I/O声明; //代码 功能描述; //代码endmodule语法:module 与 endmodule 定义一个模块的起始与解释module后跟模块名模块名必须以英文字母开头可以包括英文字母,数字和下划线除了endmodule,所有的原创 2020-12-13 13:40:27 · 1213 阅读 · 0 评论