- 博客(3)
- 收藏
- 关注
RSS订阅原创 Verilog入门笔记
Verilog入门笔记Verilog 概述 Verilog是一种硬件描述语言，以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。Verilog 和 VHDL 区别 这两种语言都是用于数字电路系统设计的硬件描述语言，而且都已经是IEEE的标准。 VHDL 1987年成为标准，而 Verilog是 1995年才成为标准的。这是因 为 VHDL是美国军方组织开发的，而 Verilog是由一个公司的私有财产转化而来。为什么 Ve
2022-05-07 21:38:20
1631
原创 Python_Base
Python的第一个程序print("Hello world")#加减乘除print(1 + 2)print(1 * 9)print(6 / 4)print(7 // 3) #整除Hello world391.52变量区分大小写width = 3height = 5s = width * heightprint(s)15if-else语句score = 75if score >= 90: print('A')elif score &
2022-04-22 20:52:42
513
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人