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原创 SDC命令详解：SDC命令大全（持续更新）
Tcl(Tool Command Language)最初是一种用于编写脚本的编程语言，广泛用于电子设计自动化(EDA)工具中，如Cadence的Virtuoso、Synopsys的Design Compiler等。SDC(Synopsys Design Constraints)是一种定义电路设计约束的格式，它用于确保电子设计在时序方面满足规定的要求，由Synopsys基于Tcl命令拓展而来。下面分类给出一些常用的SDC约束命令（以目前的最新版本2.2为例）。
2023-11-03 13:35:46
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原创 Verilog基础：表达式位宽的确定（位宽拓展）
我们可以首先找到被加入上下文环境的操作数，a和b作为+操作符的操作数，是上下文决定的，(a+b)作为整体位与移位操作符的左边也是上下文决定的，(a+b)>>1作为整体是=操作符的右操作数，也是上下文决定的，因此answer（因为=），a，b（因为三层上下文嵌套）都被加入上下文环境中，这三个变量的位宽都是一样的，所以他们三个在运算前不会有拓展。因此首先执行a+b，根据规则，结果为16位，进位被丢失，然后再右移一位，最高位补0，最后赋值给同为16位的answer。很多时候方法很简单。改成a+b+17'b0;
2023-01-27 22:03:25
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原创 数字IC基础：晶体管类型和电路类型
本文从数字IC基础出发，梳理二极管、BJT、JFET、MOSFET等半导体器件，以及RTL、DTL、TTL、ECL、CMOS、BiCMOS等逻辑电路技术的发展与关系。重点说明晶体管类型与逻辑家族并非同一层级，并介绍CMOS成为现代数字IC主流的原因，以及标准单元设计中晶体管对时序、功耗和驱动能力的底层影响。
2026-08-28 00:39:49
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原创 Design Compiler：检查设计问题（check_design命令）
本文详细介绍了Design Compiler中check_design命令的功能与使用方法。该命令用于检查设计中的一致性问题，如无负载输入端口、无驱动输出端口等，通过LINT类消息报告问题。文章阐述了命令的BNF语法格式及各项参数：-summary（仅显示汇总）、-no_warnings（抑制警告）、-one_level（限定检查范围）等选项，并分类说明-cells（单元检查）、-ports（端口检查）等参数对应的具体检查内容。此外还介绍了消息ID指定和HTML报告生成功能，以及综合过程中触发检查的提示信息
2026-08-26 00:40:27
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原创 Formality：UPF验证中的PwrBB单元和#PWR后缀是什么？
Formality：UPF验证中的PwrBB单元和#PWR后缀是什么？
2026-08-25 00:28:33
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原创 Design Compiler：精确映射（-exact_map选项）
在Design Compiler中使用compile或compile_ultra命令进行综合时，可以指定-exact_map选项，此时Design Compiler将进行精确映射。
2026-08-24 01:26:30
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原创 C语言&Python&Bash&Tcl：什么时候修改源码会影响程序？
本文探讨了修改磁盘源代码对正在运行的程序的影响，指出这取决于程序是否已从源文件加载代码。对于C语言，程序执行的是已编译的机器指令，修改.c文件不影响运行中程序。Python会预先编译当前代码单元，修改已加载的.py文件不会改变当前执行，但未导入的模块会被重新读取。Bash可能在执行期间继续读取脚本，修改未读取部分可能影响后续行为。Tcl类似Python，已加载脚本不受磁盘文件修改影响，但通过source可重新读取新内容。因此，关键在于判断源码是否会被重新读取，而非简单的语言类型分类。
2026-08-16 02:07:09
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原创 SDC命令详解：使用insert_buffer和remove_buffer命令进行编辑
SDC编辑命令insert_buffer和remove_buffer命令用于进行增量式编辑操作。其中，insert_buffer命令用于在一个或多个指定的线网、引脚或端口上插入缓冲器或反相器对；而remove_buffer命令则用于移除指定的缓冲器或反相器对，并同时移除其引脚连接关系。这两个命令常用于逻辑替换、局部结构修正以及优化过程中对设计进行快速调整（其实它们并不是一个SDC命令，归为此类只是为了方便管理）。
2026-08-06 18:42:22
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原创 SDC命令详解：使用set_size_only命令进行约束
本文详解了Synopsys工具中set_size_only命令的用法与影响，该命令用于限制叶单元在优化过程中仅调整尺寸（显式设置属性，如local_optz_off等）。命令格式遵循BNF范式，需指定对象列表（叶单元）和可选参数-all_instances（用于多实例化设计）。设置后，工具仅允许同功能单元替换优化，通过list_size_only_types可查看属性来源（显式/隐式）。
2026-08-04 01:11:48
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原创 Formality：使用机器学习驱动的分布式处理(DPX)
Formality分布式处理（DPX）是2020版本推出的扩展功能，基于通用分布式处理库（CDPL）框架，通过任务分区与多策略并行验证提升效率。DPX需至少一个Formality-DPX License（2024版集成于Formality Elite产品包），支持验证和预验证阶段，每个License最多支持32个并行任务（=工作节点数×单节点核心数）。配置通过set_dpx_options命令实现，包括集群协议（如SGE/LSF）、资源分配等。
2026-07-20 23:04:42
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原创 SDC命令详解：使用get_object_name命令进行查询
本文介绍了在Synopsys设计约束(SDC)中使用get_attribute和get_object_name命令查询设计对象名称的方法。设计对象是组成芯片设计的抽象单元，具有full_name或name属性。通过get_attribute [get_cells *] full_name可以获取所有单元的完整名称列表，而get_object_name命令能实现相同功能，两者都会返回如"q1_reg、q2_reg、U1"等单元名称的列表。
2026-07-08 00:20:56
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原创 SDC命令详解：使用quit、exit和return命令进行控制
文章介绍了Design Compiler等EDA工具中常用的Shell控制命令quit、exit和return的功能与区别。exit为标准Tcl命令，用于退出Shell并返回状态码（默认0）；quit是exit的别名命令，quit!可绕过GUI退出确认对话框；return用于从proc或source脚本中返回值并终止后续执行。文中通过具体示例演示了各命令的使用场景和效果差异，特别说明了在直接source脚本时return会直接返回到Shell命令行的特性。
2026-07-07 23:02:25
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原创 SDC命令详解：使用source命令读取脚本
本文详细介绍了Synopsys工具（如Design Compiler、PrimeTime等）中source命令的功能与用法。该命令用于读取并执行Tcl脚本，支持-echo（回显执行命令）、-verbose（显示返回值）和-continue_on_error（错误继续执行）三个选项。文章对比了sh_continue_on_error和sh_script_stop_severity变量的作用，建议优先使用命令选项而非全局变量。
2026-06-28 00:26:48
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原创 Genus：默认配置文件
Genus启动时会自动加载多个配置脚本，执行顺序依次为：GUI偏好设置（gui.tcl）、安装目录脚本（genus_startup.tcl）、站点级配置（etc/genus.tcl）、用户级配置（~/.cadence/genus.tcl）、项目级配置（工作目录中的.cadence/genus.tcl和genus_startup.tcl）。其中CDN_SYNTH_ROOT环境变量在启动时会被强制覆盖。Legacy模式使用不同的配置文件名（.synth_init）。
2026-06-26 01:52:08
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原创 SDC命令详解：使用create_cell和remove_cell命令进行编辑
本文介绍了Design Compiler中create_cell和remove_cell命令的用法。create_cell用于在当前设计中创建新的实例单元，可指定实例名、参考单元名，并支持创建层次单元、常量逻辑单元和物理单元。remove_cell用于删除指定实例单元或全部单元。通过示例展示了如何用这两个命令配合connect_net完成单元替换（INVX1替换为INVX2），同时指出change_link命令也能实现类似功能。
2026-06-18 00:06:28
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原创 SDC命令详解：使用set_unconnected命令进行约束
本文介绍了Design Compiler中的set_unconnected命令，该命令用于设置输出端口为未使用状态（output_not_used属性为true），从而简化综合时的相关逻辑。文章通过示例对比了使用该命令前后的综合结果，显示设置为未使用的端口及其扇入逻辑会被优化删除。该命令适用于所有场景，同样存在于ICCompiler等工具中。若要取消设置，可使用remove_attribute命令。
2026-06-15 01:31:48
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原创 Formality：层次化验证（write_hierarchical_verification_script命令）
本文介绍了Formality工具在RTL2Gate/Gate2Gate等价性检查中采用的层次化验证方法。针对大规模SoC设计中展平验证带来的计算开销和假失败问题，Formality通过自底向上的层次化验证流程，将验证任务分解为多个独立验证的Block单元。文章详细讲解了如何通过write_hierarchical_verification_script命令生成自动化验证脚本，包括选项参数说明（如-replace、-noconstant、-level等）和验证流程控制（如黑盒设置、约束传递等）。
2026-06-13 22:42:00
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原创 Tcl语言：info命令的使用方式
本文介绍了Tcl语言中info命令的使用方法，该命令用于查询解释器状态、变量、命令和过程等信息。主要内容包括：1) 变量查询(exists/vars/globals/locals)；2) 命令查询(commands/procs)；3) 过程信息获取(args/default/body)；4) 脚本和解释器信息（script/patchlevel等）；5) 调用栈信息(level/frame)。info命令是Tcl脚本调试和开发的重要工具，通过子命令组合可高效获取运行时信息。
2026-06-11 22:54:14
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原创 Tcl语言：file命令的使用方式
Tcl语言中的file命令提供了强大的文件操作功能，主要包括文件测试、路径处理、文件信息获取和文件操作四类。文件测试子命令包括exists（判断存在）、isfile（判断普通文件）、isdirectory（判断目录）等；路径处理子命令如dirname（获取目录）、tail（获取文件名）、join（拼接路径）等；文件信息子命令如size（文件大小）、mtime（修改时间）等；文件操作子命令包括mkdir（创建目录）、delete（删除）、copy（复制）、rename（重命名/移动）。
2026-06-08 23:58:57
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原创 SDC命令详解：使用report_hierarchy命令进行报告
SDC命令report_hierarchy用于报告设计中的层次结构关系，支持在Design Compiler、PrimeTime等工具中使用。该命令提供三个选项：-nosplit（禁止换行）、-full（显示完整层次）和-noleaf（排除叶单元）。通过current_instance可设置当前实例，输出结果以缩进形式展示模块间的引用关系，默认会省略重复出现的相同模块内容。典型输出包含模块名称和时序信息，便于设计层次分析和调试。
2026-06-03 23:31:55
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原创 C语言&Python&Bash&Tcl：全局变量和局部变量
本文介绍了C语言、Python、Bash和Tcl中的全局变量与局部变量。C语言通过定义位置区分作用域；Python函数内赋值默认创建局部变量，修改全局变量需使用global；Bash变量默认全局，使用local创建局部变量；Tcl中proc内变量默认为局部变量，访问全局变量需使用global或::。文章结合示例比较了四种语言在变量作用域和名称遮蔽机制上的差异。
2026-06-03 00:19:25
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原创 cmd&PowerShell：切换工作目录
本文介绍了cmd和PowerShell切换工作目录的差异。cmd使用cd命令切换目录，但跨盘符切换需输入盘符或加/d参数，这是源于MS-DOS的多盘符独立工作目录机制，允许用户在不切换盘符的情况下操作其他盘符路径。PowerShell则采用cd别名（实际为Set-Location命令），直接支持跨盘切换，放弃了DOS的独立路径记录设计。这种差异反映了从软盘时代到现代硬盘系统的演变，cmd保留了40年前的软驱操作逻辑，而PowerShell采用了更接近Linux的单一路径模式。
2026-05-27 00:04:45
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原创 SVN使用笔记
SVN（Subversion）是一种集中式版本控制系统，采用中心仓库管理模式，适合需要严格权限控制的团队。其核心目录结构包括主干（trunk）、分支（branches）和标签（tags）。主要操作包括检出（checkout）、更新（update）和提交（commit），强调"提交前更新"原则以避免冲突。SVN提供分支管理、权限控制、日志追踪等功能，相比Git更简单直观，适合版本控制初学者和流程严格的组织。
2026-05-26 01:13:50
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原创 芯片安全性设计：简介
本文探讨了芯片设计中应对软错误的功能安全解决方案。随着系统复杂度提升，传统设计已无法满足高安全等级需求。文章重点分析了三种冗余结构：TMR（三模冗余）通过三寄存器表决实现自动纠错，适用于ASIL-D等高要求场景；DMR（双模冗余）通过比较检测错误但无法纠错，成本较低；DCLS（双核锁步）在系统级实现双核同步检测，覆盖复杂路径错误。这些方案通过硬件级冗余设计，使系统在发生软错误时仍能保持正确或可控状态，但都需权衡面积、功耗等额外开销。不同冗余机制可组合使用，以满足不同安全等级需求。
2026-05-20 00:35:53
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原创 Library Compiler：时序弧建模与约束全解析（三）
本文介绍了三态时序弧的建模方法，包括三态关闭时序弧和三态使能时序弧的定义步骤和示例代码。详细说明了边沿敏感时序弧、异步置位/复位时序弧、时钟插入延迟时序弧的建模方式，并提供了相应的语法示例。同时阐述了保持延迟(retain delay)的概念及其与单元延迟的关系，解释了转换时间退化的原理及其建模方法。文章还包含了三态单元控制引脚上timing_sense属性的特殊含义，以及DesignCompiler在处理异步时序弧时的默认行为。这些内容为数字电路时序建模提供了全面的技术参考。
2026-05-03 19:07:18
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原创 Library Compiler：时序弧建模与约束全解析（二）
本文介绍了LibraryCompiler中时序弧建模的关键技术，重点阐述了非线性延迟模型(NLDM)的定义与应用。文章详细讲解了延迟模型的分类、表模板的构建方法、查找表的创建规则，以及timing组中相关属性的使用。内容涵盖：1) 延迟模型类型及其发展历程；2) NLDM模板的变量定义与断点设置；3) 时序弧属性的功能分类，包括related_pin、timing_sense、timing_type等核心属性；4) 组合逻辑与时序逻辑时序弧的区别与应用场景；5) mode属性在条件时序弧建模中的使用方法。
2026-05-02 18:39:58
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原创 Library Compiler：时序弧建模与约束全解析（一）
本文介绍了数字电路设计中时序弧的概念与建模方法。时序弧分为组合逻辑时序弧和时序逻辑时序弧两大类，前者描述组合逻辑单元的延迟特性，后者用于时序逻辑单元的时序约束。文章详细阐述了时序弧的起点和终点定义，以及如何在Library Compiler中通过timing组来建模不同类型的时序弧关系，包括单引脚到单引脚、单引脚到多引脚、bundle组间以及bus组间的时序弧配置方法。通过具体示例说明了不同建模场景下时序弧的命名规则和配置语法，为数字电路时序建模提供了实用的技术指导。
2026-05-01 17:53:42
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原创 Library Compiler：默认配置文件
Library Compiler启动时会依次读取三个.synopsys_lc.setup配置文件，优先级从低到高依次为：安装目录（系统级）、用户家目录（用户级）和当前工作目录（项目级）。这些文件用于设置环境变量和命令别名，后读取的文件会覆盖前者的同名变量。建议仅在这些文件中定义通用设置，项目相关配置应通过专用脚本实现。使用-no_init选项可禁止自动加载这些文件。文中还提供了其他EDA工具默认配置文件的参考链接。
2026-04-13 00:49:09
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原创 Power Compiler：UPF(Unified Power Format)是什么？
随着SoC设计对低功耗需求的增长，多电压域、电源门控等技术广泛应用，但硬件描述语言缺乏统一的功耗表达方式。为解决工具间低功耗信息共享问题，2006年Cadence推出CPF标准，而Synopsys等公司则推动UPF标准。UPF最终被IEEE采纳并持续演进，成为行业主流标准，最新版本为UPF4.0（IEEE 1801-2024）。UPF的发展解决了不同工具间的兼容性问题，为低功耗设计提供了统一规范。
2026-03-28 01:43:44
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原创 Power Compiler：UPF模式下的单元映射规则
本文介绍了PowerCompiler在UPF模式下对多电压设计进行单元映射的方法。通过一个包含1.16V和0.95V电压域的RTL设计实例，展示了如何准备不同电压的标准单元库和电压转换器库，并使用UPF脚本创建电压域。文章详细说明了set_voltage和set_operating_conditions命令的配置要求，以及PowerCompiler如何确保工作条件与单元库特征化环境匹配。综合结果显示，各模块的标准单元被正确映射到对应电压的库中，并在跨电压域信号处自动插入了电压转换器。
2026-03-27 02:20:55
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原创 Innovus：Cadence那些曾经的布局布线工具
Cadence数字后端工具经历了从Silicon Ensemble到Innovus的演变历程。1995年推出的Silicon Ensemble整合了早期并购的Tangent Systems技术，并确立了LEF/DEF标准。2002年SoC Encounter融合多项收购技术，形成RTL-to-GDSII流程。2008年Encounter Digital Implementation实现平台化整合，解决了大规模SoC设计挑战。2015年推出的Innovus针对FinFET工艺优化，采用并行架构提升性能。
2026-03-24 23:49:31
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原创 Genus：Cadence那些曾经的综合工具
本文梳理了Cadence在数字IC综合工具领域的发展历程。从早期失败的Synergy，到1998年收购Ambit获得BuildGates核心，再到2003年收购Get2Chip推出RTLCompiler，Cadence逐步构建起与Synopsys竞争的综合工具体系。2015年发布的Genus标志着新一代架构升级，通过并行计算和物理感知提升性能。2020年的iSpatial进一步集成布局引擎，实现综合与实现的深度融合。这一系列技术演进展现了Cadence在综合领域持续创新的"逆袭史"。
2026-03-23 17:39:36
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原创 数字IC基础：HDL数字仿真器的历史
数字IC仿真器发展历程反映了EDA行业的演变。Cadence从Verilog-XL到Xcelium，展现了从语言驱动到平台驱动的转变；Synopsys通过并购VCS，确立了高性能编译仿真路线；Siemens EDA继承Mentor的ModelSim/Questa产品线，注重验证平台整合；Aldec则专注于FPGA领域的图形化仿真环境。开源领域，Verilator采用编译式RTL仿真，Icarus Verilog则成为标准Verilog的开源实现代表。这些发展共同推动数字验证从单一仿真走向复杂SoC验证
2026-03-20 16:44:19
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原创 Design Compiler&HDL Compiler：可综合操作符SELECT_OP和MUX_OP的推断和综合
有一类组合逻辑是基于控制信号选择相应的数据，HDL Compiler将这种逻辑推断为可综合操作符SELECT_OP或MUX_OP。默认情况下，工具会推断出通常适合RTL逻辑需求的单元，但用户也可以自己控制推断过程。
2026-02-25 16:55:10
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原创 SDC命令详解：使用report_transformed_registers命令进行报告
report_transformed_registers命令用于报告工具在优化过程中对寄存器（包括触发器和锁存器）进行的所有变换，包括常量寄存器移除(Constant Register Removal)、不可读寄存器移除(Unread Register Removal)、寄存器合并(Register Merging)、寄存器复制(Register Replication)、多比特寄存器组(Multibit Banking)、相位反转(Phase Inversion)、移位寄存器识别(Shift Regist
2026-02-15 22:56:54
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原创 HDL Compiler：hdlin_preserve_sequential变量和preserve_sequential综合指令的使用
综合指令(Synthesis Directives)是一些特殊注释，用于影响综合工具如何处理RTL代码，这些注释会被综合工具识别，但会被其他工具（如仿真器）忽略。关于综合指令相关概念的更多介绍，可以参考下面的博客。
2026-02-15 02:09:32
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原创 Design Compiler：使用QORsum报告对比结果质量
Design Compiler在2022版本推出了QORsum功能，运行生成一个基于Web的QORsum报告（使用.html和.json格式），用于查看和比较QoR数据，首先介绍生成QORsum报告的基本步骤。
2026-02-13 17:29:02
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原创 SDC命令详解：使用write_environment命令进行输出
write_environment命令用于将设计或单元中的环境（包含已更改的应用变量设置、约束设置、部分属性设置等信息）输出为脚本文件（其实它并不是一个SDC命令，归为此类只是为了方便管理），该命令可以提供用于比较Design Compiler与IC Compiler环境的文件，解决它们之间的一致性问题。
2026-02-12 17:01:01
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原创 SDC命令详解：使用write_app_var命令进行输出
本文详细介绍了Synopsys工具中的write_app_var命令，该命令用于将当前设计中的应用变量设置输出为脚本文件（非标准SDC命令）。文章阐述了命令的BNF范式：write_app_var -output file [-all|-only_changed_vars] [pattern]，并逐项说明参数功能：-output指定输出文件名（必需）、-all输出全部变量、-only_changed_vars仅输出修改变量（默认）、pattern支持通配符匹配。
2026-02-11 02:43:40
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Spyglass CDC Hands-on Training
2025-05-21
Synopsys Design Compiler Topographical/Graphical Workshop Lab
2024-11-13
Design Compiler Topographical/Graphical Workshop Lab Guide
2024-11-13
AMBA AHB规格文档（从AMBA 2到AMBA 5）
2024-10-03
AMBA APB规格文档（从AMBA 2到AMBA 5）
2024-10-03
Conformal 2023系列工具User Guide
2024-06-22
Verilog实现的RISC存储程序CPU
2023-03-12
Cortexm3是小端序，但为什么32位的指令看起来并不是如此？
2024-08-26
对于C语言，在使用大括号初始化数组时，括号内可以是变量吗？
2024-02-26
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