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RSS订阅原创 IO时序分析
在更高速的接口中，使用高速收发器替代了源同步接口，比如JEDSD204b，PCIE，SATA，USB3.0等。传输只有数据，使用CDR恢复时钟。上游器件只提供数据，由外部时钟源同时提供给上游和下游器件时钟的类型叫做系统同步接口。1.上游器件给下游器件同时提供时钟和数据叫做源同步接口，高速传输中一般使用源同步接口，比如高速的ADC和DAC。源同步接口里包括了边缘对齐和中心对齐。
2024-04-06 20:33:19
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原创 基于FPGA的以太网通信学习笔记
前言：之前在项目上使用的一直是通过ps实现tcp/ip与上位机交互，这个需要zynq器件才能使用（microblaze也可以），但是现在由于硬件环境问题，需要使用FPGA实现以太网通信，所以写一篇文章来记录自己的学习笔记。1.以太网通信基础知识
2024-04-06 12:02:49
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原创 以太网基础知识
其实，大多数MAC芯片的SGMII接口都可以配置成SerDes接口(在物理上完全兼容，只需配置寄存器即可)，直接外接光模块，而不需要PHY层芯片，此时时钟速率仍旧是625MHz，不过此时跟SGMII接口不同，SGMII接口速率被提高到1.25Gbps是因为插入了控制信息，而SerDes端口速率被提高是因为进行了8B/10B变换，本来8B/10B变换是PHY芯片的工作，在SerDes接口中，因为外面不接PHY芯片，此时8B/10B变换在MAC芯片中完成了。8根tx，8根rx。4根tx，4根rx。
2024-04-06 12:00:17
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原创 reg2reg类型的时序分析
保持时间为最小分析（分析所有可能情况里最快的那一种，即最极限的那种，corner），建立时间为最大分析，与公式里的Tdata有关，在保持时间余量计算公式里，Tdata越小，余量越小，建立时间则相反。Clock pessimism ：时钟悲观值，将源时钟路径的时钟延时取最大值，目的寄存器时钟路径延时取最小值，即Tclk1最大，Tclk2最小，在满足最差的时序条件下得到的值。约束时钟就是为了让vivado工具尽量帮我们综合成理想的情况，时序分析之前一定要约束管教与时钟。
2024-03-24 21:41:17
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原创 jesd204b概述
1.由于adc和dac等模数和数模转换器采样速率越来越快，普通的cmos和lvds等接口已经不能满足高带宽的需求，所以jesd204协议出现。jesd204b可以支持到16.5Gb/s的速率，jesd204c可以支持到最快32.5Gb/s的速率。子类0:不支持确定性延时（后文具体展开描述），兼容jesd204A协议，使用sync引脚同步。子类1:支持确定性延时，使用sysref和sync引脚同步（本文实现方式），子类2:支持确定性延时，使用sync引脚同步，2.jesd204b有三个子类，
2024-03-23 20:23:01
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原创 基于xilinx的jesd204b实现
记录了从零开始学习jesd204b协议，以及遇到的问题和解决方案。希望可以帮助到大家，以及方便以后自己回顾。学海无涯，切不可急躁。
2024-03-23 19:48:44
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空空如也
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