SD.ZHAI
好好学习,天天向上
展开
-
招聘企业集锦
文章目录原创 2021-06-24 17:55:50 · 1848 阅读 · 1 评论 -
常见面试问题之Verilog、SV(一)
文章目录1、常见的EDA仿真工具有哪些?Debug工具有哪些?2、绘制常见SOC芯片架构图(MCU),并描述芯片的应用场景和数据流。3、SRAM、FLASH、DRAM的区别?4、数字集成电路的设计流程。5、数字设计流程中每个阶段主要做哪些工作?最主要的EDA工具有哪些?1、常见的EDA仿真工具有哪些?Debug工具有哪些?常见的仿真工具如下: Mentor(明导)—>Questas...原创 2020-08-26 10:13:35 · 17721 阅读 · 1 评论 -
常见面试问题之UVM(二)
文章目录1.为什么要使用工厂机制?使用方法?1.为什么要使用工厂机制?使用方法?意义:在不修改原有验证环境层次和验证包的代码的同时,实现对验证环境内部组件类型或者对象的覆盖(override),从而提高代码的可重用性。 用来替换的对象或类型应该满足注册和多态的要求。使用方法步骤:将类注册到工厂; 使用宏:'uvm_component_utils、 'uvm_object_u...原创 2020-07-20 19:57:33 · 6368 阅读 · 5 评论 -
SRAM/SPI项目及总线协议相关问题(三)
1.DUT中的hready信号与hready_resp信号有什么区别?2.系统地址与物理地址之间的关系?为什么是4倍的关系?3.为什么要采用8片8K*8的sram设计?4.如何实现片选设计?5.为什么接口例化要用到virtual?因为class中不能实例化物理接口...原创 2020-09-13 20:30:24 · 3230 阅读 · 1 评论 -
数字前端工程师——21道笔试题详细讲解
文章目录一、什么是竞争与冒险?二、什么是亚稳态,如何消除?三、什么是建立时间与保持时间?四、removal time和recovery time是什么?五、什么是同步逻辑和异步逻辑?同步电路和异步电路?六、阻塞赋值与非阻塞赋值的区别?七、静态、动态时序模拟的区别,优缺点八、FPGA与ASIC区别?九、验证方法学了解几种?10. 画一个CMOS与非门电路图11.描述芯片的设计流程?12.门控时钟单元的结构是怎样的,如何避免生成毛刺?13.用Verilog实现一个7进制计数器,复位值可配置。14.卡诺图化简15原创 2020-07-26 12:53:04 · 2106 阅读 · 1 评论 -
大疆FPGA/芯片开发工程师(A卷、B卷)笔试题详解
大疆芯片开发岗A卷文章目录一、单选题 / 多选题**说明:答案仅供参考,个别可能存在错误。**一、单选题 / 多选题1.(单选)关于流水线设计的理解,错误的是C A、流水线可以提高系统并行度 B、流水线设计的思想,是使用面积换取速度 C、流水线设计会导致原有通路延时降低 D、关键路径中抓入流水线,值号提高系统对钟频率解析:(流水线消耗了更多的寄存器资源(时序资源),提高了并行度;流水线会降低系统时钟周期,增加系统的时钟频率;使用面积换取速度;但也导致了原有的数据通路的延时增加)2原创 2021-02-02 09:34:19 · 5322 阅读 · 0 评论 -
大疆FPGA/芯片开发工程师(A卷)笔试题(含详解)
大疆芯片开发岗A卷一、单选题1.下列关于多bit数据跨时钟域的处理思路,错误的有 A、发送方给出数据,接收方用本地时钟同步两拍再使用 B、发送方把数据写到异步fifo,接收方从异步fifo里读出 C、对于连续变化的信号,发送方转为格雷码发送,接收方收到后再转为二进制 D、发送方给出数据,发送方给出握手请求,接收方收到后回复,发送方撤销数据2.对12.918做无损定点化,需要的最小位宽是多少位,位宽选择11位时的量化误差是多少 A、12位,0.0118 B、13位,0.0039原创 2021-02-02 09:34:37 · 17553 阅读 · 14 评论 -
大疆FPGA/芯片开发工程师(B卷)笔试题(含详解)
大疆芯片开发岗B卷文章目录一、单选题二、多选题三、填空题四、问答题一、单选题1.在UVM和SystemVerilog的基础知识中,描述错误的是(B) A、如果某个操作消耗仿真时间,那么这个操作不能定义在function中。 B、当仿真命令行中出现+UVM_VERBOSITY=MEDIUM时`uvm_info(“exam”,“DJI”,UVM_LOW)对应的message不会被打印出来 C、build_phase用于创建component而且是top down执行的。 D、sequenc原创 2020-08-19 20:56:36 · 7382 阅读 · 0 评论 -
紫光展锐数字验证笔试部分题(不全)
单选题1.下列哪种常用端口是单端的 A、LVDS B、RS485 C、PECL D、RS2322.在Verilog HDL的always块语句中的语句是如何执行的 A、顺序 B、顺序或并行 C、不一定 D、并行3.在C语言中(以16位的PC机为例)5种基本数据类型的存储空间长度的排列顺序为 A、char < int < long int = float = double B、char < int < long int <= floa原创 2020-09-19 09:55:16 · 4400 阅读 · 0 评论 -
海光数字Soc设计验证笔试题
1.下面设计流程中的步骤有哪些完全不需要功能仿真激励? ( ABCD ) A、综合 B、静态时序分析 C、功耗分析 D、形式验证2.验证的目的主要是为了保证( ABCD) A、DUT的行为表现是否与特性列表中要求的一致(一致性) B、DUT是否实现了所有特性列表中列出的特性(完备性) C、DUT对于异常状况的反应是否与特性列表和设计规格说明书中的一致,如中断是否起作用 D、DUT是否足够稳健,能够从异常状态中恢复到正常的工作模式(健壮性)3.perI脚本中匹配语句/(\w原创 2020-09-04 11:46:10 · 5535 阅读 · 2 评论 -
国民技术数字岗
文章目录1.已知“a =1b’1; b=3b’001;"那么{a,b}=(B) A.4b’0011 B .4b’1001 C .3b’101 D .3b’0012.在verilog中,下列语句哪个不是分支语句D A. case B . casez C. if-else D. repeat3.在verilog语言中,a=4’b1011,那么&a=B A. 1’b1 B. 1’b0 C 4’b1111 D. 4’b10114.在verilog语言原创 2020-09-19 15:59:23 · 1042 阅读 · 0 评论 -
联芸科技数字IC笔试题
文章目录1.解释D触发器与Latch的区别。解释同步复位与异步复位的区别及优缺点latch由电平触发,非同步控制(没有时钟端,不受系统同步时钟的控制,无法实现同步操作)。在使能信号有效时latch相当于通路,在使能信号无效时latch保持输出状态。DFF由时钟沿触发,同步控制。latch容易产生毛刺(glitch),DFF则不易产生毛刺如果使用门电路来搭建latch和DFF,则latch消耗的门资源比DFF要少,这是latch比DFF优越的地方。所以,在ASIC中使用latch的集成度比DFF高,原创 2020-09-19 21:19:13 · 2184 阅读 · 0 评论 -
紫光展锐数字IC岗
文章目录智商题判断题不定项选择问答题智商题1、某粮库里有三堆袋装大米。已知第一堆有303袋大米,第二堆有全部大米袋数的五分之一,第三堆有全部大米袋数的七分之若干。问粮库里共有多少袋大米?( B )A 2585 B 3535 C 3825 D 4115 解析:只有B选项可以被5和7整除2、1,2,7,20,61,182,( C )。A 486 B 268 C 547 D 374 解析:1×3-1=2,2×3+1=7,7×3-1=20,20原创 2020-09-18 10:30:29 · 1329 阅读 · 1 评论 -
芯海科技、芯原科技数字IC
文章目录一、选择题二、判断题三、填空题一、选择题1.假设一个时钟驱动的两个寄存器之间有一个组合电路,如集组合电路的延迟大于时钟信号周期,可以采用以下哪些方法解决寄存器建立时问违制( ACD): 【多选题】 A、降低时钟频率 B、增加时钟频率 C、插入流水线设计 D、做multi_cycle约束解析:建立时问Tsetup < = Tclk+Tskew-Tco-Tcomb,因此可以通过增大时钟周期,降低时钟频率的方法来解决违例;也可以插入流水线设计,减小组合逻辑延时;也可以做原创 2020-09-04 20:34:36 · 2734 阅读 · 1 评论 -
泰凌微电子数字IC验证工程师笔试题
文章目录一、单选题二、多选题三、问答题答案仅供参考一、单选题1.在SystemVerilog中,下列哪个数组在使用中会用到new操作:B A、多维数组 B、动态数组 C、联合数组 D、压缩数组 解析:动态数组在声明后,一般需要通过new[]操作来分配内存空间2.以下关于false-path的说法正确的是:B A、一般异步复位可以设置false-path B、一般异步电路可以设置false-path C、两个不同频率之间的接口一定可以设置为false-pat原创 2020-08-31 15:32:06 · 5331 阅读 · 3 评论 -
阿里平头哥数字IC验证笔试题
文章目录1.sv里面四值变量有哪些? Verilog-1995中有两种基本的数据类型:变量和线网(net)。所谓四值变量是指他们有四种取值: 0,1,Z和X。 reg(单比特或多比特的无符号数) wire (线网) time(64比特的无符号数) integer (32比特的有符号数) logic(sv改进reg)2.sv里面动态数组、关联数组、队列各自的优缺点,应用场合 特点: 动态数组:可以在仿真时分配空间或者调整宽度,这样在仿真中就可以使用最小的存储量。 关联数原创 2020-09-07 15:07:45 · 5470 阅读 · 2 评论 -
商汤 / 澜起科技数字IC笔试题
文章目录商汤澜起商汤1.芯片中降低功耗的方法有哪些,各有什么优缺点? 1、系统级的低功耗设计方法 (1)多电压设计:压与功耗有着密切的联系。因此功耗的降低可以考虑使用低一点的电压。 (2)软硬件协同: 1)系统中的功耗都是硬件单元消耗的,但是软件组织对硬件的功耗有很大的影响。在满足系统应用的基础上,速度应尽可能慢、电压尽可能低、尽可能满足时间要求。应尽可能达到性能和功耗的平衡。 2)DVFS(动态电压频率技术)。将不同电路模块的工作电压以及工作频率降低到恰到满足系原创 2020-08-24 11:05:25 · 2128 阅读 · 0 评论 -
汇顶数字设计验证笔试题
文章目录不定项选择题不定项选择题1.下面关于PLL电路表述正确的是:BC A. PLL属于模拟电路,无法用全数字电路实现 B. PLL相对于参考时钟,可以输出分频、倍频、分数频的时钟 C. PLL输入的参考时钟jitter,在PLL输出时会变大,也有可能变小 D. PLL的itter值等于同步数字电路中clock uncertainty的设定值 解析:A选项—PLL可以用数字电路实现;D选项—clock uncertainty是pre_layout设置的,用来建模不确定性。包括jitt原创 2020-08-30 14:33:23 · 3606 阅读 · 0 评论 -
复旦微部分数字IC笔试题
文章目录2017年2020年2017年1、 Recovery check 和 Removal check的概念? 怎么保证不出现问题 ?(有关异步信号/异步复位) Recovery check 和 Removal check是指复位信号的恢复时间检查和移除时间检查;恢复时间:触发器的有效时钟边沿到来之前,异步复位信号释放需保持稳定的最小提前释放时间;移除时间:触发器的有效时钟边沿到来之后,异步复位信号释放需保持稳定不变的最小时间; 异步复位信号如果不满足Recovery check 和 R原创 2020-08-19 21:03:22 · 2816 阅读 · 0 评论