SystemVerilog Assertion
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SVA——与设计的连接(bind关键字用法)
文章目录一、SVA 定义在模块中二、SVA检验器与设计的bind绑定2.1、通过模块名实现绑定2.2、通过模块例化名实现绑定 SVA检验器与设计(DUT)的连接方式主要有两种方式:直接将SVA检验器定义在模块(module)中;将SVA检验器与模块、模块的实例或者一个模块的多个实例进行bind绑定;一、SVA 定义在模块中 示例:module inline(clk, a, b, d1, d2); input logic clk, a, b; input lo原创 2021-09-19 21:22:30 · 14854 阅读 · 2 评论 -
SVA——断言属性之序列(sequence与property的用法)
一、二、代码示例module sequence_demo(); bit rst_n; bit clk; reg a,b,c; event e1;initial begin forever #10 clk = ~clk;endinitial begin rst_n = 1; #5; rst_n = 0; //复位处理 #5; ...原创 2020-05-06 21:10:12 · 30182 阅读 · 10 评论