Cadence学习笔记之---原理图DRC规则设置与检查_cadence原理图drc检查设置-CSDN博客

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01 | 引言

上一篇文章中讲述了原理图设计过程中所需要的工具、以及如何使用这些工具；还有页间参考的生成和元件如何进行自动编号；

当原理图设计完毕后，还需要对原理图进行基本的规则检查，以确保原理图的正确性；本篇笔记主要讲述原理图DRC规则的设置，以及如何进行DRC检查。

02 | 环境描述

操作系统：Win 11；

软件版本：Allegro Cadence 17.4 (备注：已打补丁)；

软件配置：默认设置； (备注：无安装任何插件)；

03 | DRC规则介绍

原理图DRC检查规则可分为四个部分：

· 电气规则；

· 物理规则；

· 仿真原则；

· 可选的检查规则；

<1><2><3>、按照这个顺序操作，即可打开原理图DRC检查工具；

<4>、电气规则；

<5>、物理规则；

<6>、仿真规则；

<7>、可选规则；

先讲述电气规则包含的内容，按照上述的操作打开电气规则；

<1>、检查是否存在单节点网络；(一般来说，电气连接至少是点对点的)

<2>、检查激励源与引脚类型是否冲突；

<3>、检查是否存在重复的网络名称；

<4>、检查页连接符是否被引用；

<5>、检查层次电路分级端口是否连接；

<6>、检查有无总线网络未连接；

<7>、检查有无引脚未连接；

接着讲述物理规则包含的内容，按照打开DRC检查工具的操作顺序打开物理规则；

<1>、检查电源引脚是否可见；

<2>、检查PCB封装是否丢失；(主要是针对未填写封装)

<3>、检查是否配置PCB封装的路径；

<4>、检测部件正常视图上的引脚号是否与转换视图上的引脚号不同；

<5>、检查同一个引脚组中是否存在相同的引脚；

<6>、检查高速网络语法属性是否正确；

<7>、检查引脚序号是否丢失；

<8>、检查芯片是否存在0引脚；

<9>、检查电源与地是否存在短路；

<10>、检测层次原理结构中是否含有相同的网络名称；

然后讲述仿真规则包含的内容，按照打开DRC检查工具的操作顺序打开仿真规则；

<1>、检查仿真使用的PSpice模型路径是否存在；(这里科普一下，Cadence仿真使用的是PSpice，而Multisim仿真使用的是Spice模型)

最后讲述可选规则包含的内容，按照打开DRC检查工具的操作顺序打开可选规则；

<1>、检查芯片引脚是否不匹配；

<2>、检查是否存在悬空未连接的电气线；

<3>、检查是否存在重叠的电气线；

<4>、检查元件参考是否匹配；(例如参考是C*，改成X*，就代表不匹配)

<5>、检查端口引脚是否不匹配；

<6>、检查是否存在短程离散部件；

<7>、检查引脚号是否无效；

<8>、检查是否存在物理性短路；

这里着重介绍一下DRC中的ERC矩阵；(开始学习Cadence的时候，这个矩阵直接看呆我了……)

拿矩阵中第三行第三例来说，意思是当Output引脚与Output引脚相连时就会报错；(一般项目中ERC矩阵保持默认即可，遇到特殊需求时，再进行自定义修改即可)

04 | DRC规则设置与检查

关于DRC检查规则的设置，这里我选择的是全部打开，这样检查更为严格和全面；当然也可以按照自己的需要选择的开启相应的规则。

<1>、批量检查；

<2>、实时在线检查；

批量检查是指，当原理图设计完毕后，统一进行DRC检查，根据检查结果再进行修改；实时DRC检查是指，有错误立即会在DRC检查窗口显示错误。

<1>、开启实时在线检查；(有错误会直接在DRC窗口显示)

<2>、执行操作的内容，这里表示对整个设计进行DRC检查；

<3>、模式设置，这里设置为事件模式；(另外一种为实例模式)

<4>、创建DRC标记点；(当DRC检查有错误时，会在错误的地方生成标记)

<5>、是否放弃DRC检查，选择不禁止；

<6>、DRC检查后直接在DRC窗口进行显示；

<7>、设置保存DRC检查日志路径和名称；

<8>、设定完成，Run进行DRC检查；