Verilog
LOOOOKBEFULEAP!
这个作者很懒,什么都没留下…
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复杂RTL(verilog)工程代码阅读技巧
在阅读verilog代码也是有一定技巧的,有效的方式能够提高阅读速度。快速阅读分为以下几步1、弄清楚模块作用:能够一句话描述首先要知道模块是做什么的,有什么作用,能够用一句话描述就够了。如:CRM(clock reset Management)就是提供时钟信号和复位信号的模块,为芯片内部各个模块提供时钟和复位信号。2、弄清楚重要输入信号和输出信号要确定最重要的输入信号和输出信号是什么,不需要知道所有的信号,只要知道能体现体现出模块功能的信号是什么就可以了,在此称之为关键信号。3、了解重要信号转载 2021-03-02 09:55:31 · 1870 阅读 · 0 评论 -
脉动进位计数器Verilog表述
1.D触发器 带清零端的负跳变沿D触发器Verilog表述//边沿触发的D触发器module edge_dff(q, qbar, d, clk, clear);output q, qbar;input d, clk, clear;//内部变量wire s, sbar, r, rbar, cbar;//生成clear的反向信号assign cbar = ~clear;//输入锁存;锁存器是电平敏感的、边沿触发的寄存原创 2020-07-29 10:29:38 · 1057 阅读 · 0 评论 -
Verilog+HDL数字设计与综合笔记
Verilog+HDL数字设计与综合笔记1.从模块外部看,输出必须连接到线网类型的变量,而不能连接到reg类型的变量。原创 2020-07-30 16:06:37 · 241 阅读 · 0 评论 -
简单的Verilog HDL例子(一)
例1 数据选择器module MUX(out,in0,in1,sel); parameter N=8; output [N:1] out; input [N:1] in0,in1; input sel; assign out=sel?in1:in0;endmodule)例2 四位二进制加法计数器(带同步清零)module counter(q,count,reset,cin,clk); parameter N=4; output [N:1] q; output count;原创 2020-05-17 18:57:10 · 2400 阅读 · 0 评论 -
高质量VerilogHDL描述方法
一、关于Verilog HDL的认知HDL:Haedware Description·HDL语言仅是对已知电路的文本表现形式描述,描述前必须对所需实现的硬件电路“胸有成竹”。·描述可综合的硬件电路。·相比C语言,最显著的区别在于HDL语言具备以下硬件设计的基本概念:互连(connectivity):-wire型变量描述各个模块之间的端口与网线连接关系;并发(concurrency):-可以有效地描述并行的硬件系统;时间(time):-定义了绝对和相对的时间度量,可综合操作符具有物理延迟。二、原创 2020-08-29 20:39:07 · 292 阅读 · 0 评论