Verilog+HDL数字设计与综合笔记

1.从模块外部看，输出必须连接到线网类型的变量，而不能连接到reg类型的变量。
2.连续赋值语句的左值必须是一个标量或向量线网，或者是标量或向量线网的拼接，而不能是向量或向量寄存器。
3.连续赋值语句总是处于激活状态。
4.惯性延迟：脉冲宽度小于复制延时的输入变化不会对输出产生影响。
5.拼接符：{}
6.缩减运算的具体运算过程是这样的：第一步先将操作数的第一位与第二位进行与或非运算，第二步将运算结果与第三位进行与或非运算，依次类推，直到最后一位。