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RSS订阅原创 硬件基础——上电时序
应用：比如一个引脚是reset,高电平有效，那么fpga启动前这个引脚是低电平，启动后才会是正常时序，可是在这之前，这个被驱动的芯片已经运行了一会了，所以把fpga的启动前引脚设成高电平才是比较符合设计思路的设计。这里取决于一个引脚，比如xilinx-A7,在bank14里，有一个pin,如果接了上拉，那么fpga启动前所有引脚都是低电平，反之亦然。在fpga启动之后，电路会按fpga的时序进行。那在fpga启动之前呢？题记：设计中，未知状态是极其危险的。pin是高阻还是低阻？
2024-07-06 17:45:26
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原创 固定位置点击和粘贴文本操作--解决modelsim每次都要重新添加库的问题
【代码】固定位置点击和粘贴文本操作--解决modelsim每次都要重新添加库的问题。
2024-06-29 11:28:24
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原创 示波器基础、fpga基础——触发
举个例子: 你坐在我旁边拿着摄像机，我打了自己一下，此时你拍了照片。你记录了这一时刻你所关注的一切，比如窗外的景色，墙上的时钟等等。如果你没拍照片，没设置这个触发，而是用录像机从0点拍到24点，你一样可以看录像，抓到我打自己一下的瞬间。
2024-03-23 19:08:16
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原创 HDLBits-面向结果性编程
每次编程时，提交代码后都会有一个疑问，如果我不按照构建电路的常规思路做题，而是对着仿真的输入构建组合逻辑的条件运算电路，仿真器会不会出错。测试结果（即便代码多写几组，也不行，后面还会有判断555555，hdlbits验证平台写的真好，有木有懂哥介绍一下验证平台咋写的）题目：一个32位的向量包含4个byte，建立一个反序的电路，将。正好有道题是组合逻辑比较容易用条件语句判断。参照仿真结果，代码如下。
2024-01-04 19:30:55
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原创 fpga一种计数器的写法——组合逻辑与时序逻辑的混配
比如M=4, 没有data_ready信号时，cnt_temp因为“cnt不等于M",所以cnt_temp=1,cnt一直等于0直到“data_ready=1”cnt被cnt_temp赋值，cnt_temp是个组合逻辑，不占用上升沿的时刻，然后cnt_temp变成2，下一个clk上升沿，cnt计数到2...直到计数到M,然后temp就等于0优点：计数从1记到M。
2023-12-14 12:57:01
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原创 labview——while循环中的移位寄存器
我觉得是翻译问题，因为左右两个对应，位置不同，取了个移位寄存器的名字。如果是我命名，我会叫对位原新寄存器，因为左边的是原始值，右边是新值。这个如果写死新值给定2+3呢么字符串3将持续输出2，第一个是1是因为原值第一次匹配的原值。简述思路：输入1+2+3，用正则表达式找+，+之前输出字符串，然后回车（见图2上）在labview里，移位寄存器更适合理解成寄存器组，有原始值和新的值。在fpga里移位寄存器可以存储值，只是值的位置发生了变化。-LabVIEW2018视频教程-袁志强-while。
2023-09-15 11:34:28
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原创 \r回车\n换行
在编辑器中使用回车键，光标会变到下一行的最左侧。其实回车键是包含两个步骤：回车＋换行。回车是指光标到最左边。换行是指光标到下一行。
2023-08-28 10:11:58
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原创 vivado_sdk固化问题笔记
4、网上好几个博客提到的另一种生成bit\bin的方法。我的理解是： elf文件是软核的程序，加上硬件设计生成时的bit混合生成了bit（在vivado环境下）。分析：我编程可能不太好，可能生成的flash有问题，但是用vivado生成的bin却可以用（所以我编程又没问题啦），另一可能时2018.3不太完美。但固化生成的boot.bin烧录后，fpga不工作。1、vivado2018.3的sdk的mmi需要变顺序，需要装。官方手册合集，受某一论坛启发，去翻了翻，官方真巨人。小老哥提的很对，但我没看全懂。
2023-07-18 19:29:09
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原创 高祖态z与输入输出口
在fpga芯片的架构中，想要这个pin既用作输入又用作输出，底层设计用的就是高阻态，当做输入时，把输出的部分用三态门拉成高阻态。fpga中，用verliog描述电路有三种输入输出类型，其中第三种就是inout。
2023-05-30 21:35:19
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原创 高阻态Z与时分复用
假如两个“data_send"模块都想发送给“uart_tx"模块一组8位数据，但它们是不同时间发送的，那么data_send_1发送完成后把电平拉到低电平，data_send_2想发的时候再根据自己发的拉高或拉低电平？这不就冲突了，所以data_send_1结束后，发的是高阻态，而不是低电平，data_send_2发送自己模块想发的8根高或低电平。一般我的思路遇到一个新名词，我并不想直接地看 “回字有四种写法：一二三四” 这样的解释，如果我能清楚地了解这个东西在什么时候怎么用，那反而更能让我理解。
2023-05-30 21:31:23
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原创 if语句批量控制寄存器赋值verilog实现
可如果en[1]和en[0]同时刻出现脉冲信号，这时只会q[1]赋值，而q[0]不会被赋值。经过仿真测试，我都测过了，是预想的那样，下面是最终说明结果的代码，和仿真截图笔记。由此提出问题 ：怎样实现对“同一时刻，不同使能信号独立控制寄存器组赋值”题引：在不同时刻，有不同的使能控制，可以实现对寄存器组的分时赋值。2、这代码和“只要有使能信号出现，就全部q<=d”有区别吗？1、如果再添一个使能信号，还能达到“独立控制”的效果吗？3、还能实现“题引”所示的基础功能吗？那如果硬要写一个块里呢？
2023-05-30 21:13:04
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1076-2008 IEEE Standard VHDL. Language Reference Manual (z-lib.org).pdf
2022-01-17
空空如也
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