模拟视频芯片ADV7392 PAL输出调试过程

已于 2024-04-04 11:09:48 修改
阅读量937 收藏 15
点赞数 6
文章标签： 音视频 嵌入式硬件
于 2024-04-04 10:59:36 首次发布
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/weixin_47950864/article/details/137351913
版权
本文详细解释了ADV7392/ADV7393视频处理芯片的配置方法，涉及SD模式选择、时钟输入要求、EAV/SAV时序代码、10-bit数据输入、标清时序寄存器设置等，旨在帮助工程师理解和实现相关硬件接口的配置。
摘要由CSDN通过智能技术生成

ADV7392/ADV7393配置

配置代码格式如：{8'[i2c_slave_dev_addr], 8'[i2c_slave_reg_addr], 8'[i2c_write_data]}
相关寄存器声明可见器件手册或其他博文

  1. 输入格式：【本次选择SD模式（包括NTSC和PAL）】在CLKIN引脚上必须提供27mhz时钟信号。如果需要，可以在HSYNC和VSYNC引脚上提供外部同步信号。嵌入式EAV/SAV时序代码也支持8位和10位模式。 使用子地址0x01, Bits[6:4]选择所需的输入模式。
    输入配置寄存器{8'hd4, 8'h01, 8'h11}
    在这里插入图片描述

  2. 输入数据宽度：【本次选用10-bit 4：2：2 YCrCb 数据输入】该输入模式下，将交错像素数据输入引脚P15至引脚P6，引脚P6为LSB。支持ITURBT.601/656输入标准。颜色编码方式见其他博文。
    输入数据宽度寄存器{8'hd4, 8'h88, 8'h10}
    在这里插入图片描述

  3. 时序输入方式：该系列器件均支持式EAV/SAV时序码、外部视频同步信号以及I2C、通信协议。【本次选择使用HSYNC和VSYNC信号，标清从机模式2】在这种模式下，ADV7390/ADV7391/ADV7392/ADV7393接受水平和垂直同步信号。同时HSYNC和VSYNC输入的低跃迁表示奇数字段的开始。当HSYNC为高时，VSYNC低转换表示偶数字段的开始。ADV7390/ADV7391/ADV7392/ADV7393根据cir -624标准的要求自动清空所有正常空白行。HSYNC和VSYNC分别在HSYNC和VSYNC引脚上输入。
    标清时序寄存器0{8'hd4, 8'h8A, 8'h0C}
    在这里插入图片描述
    时序图如下所示。
    在这里插入图片描述视频输出相关时序图可见其他博文，
    附一个别人的代码在文后。

  4. 输出色彩空间：【本次选用CVBS/Y-C】
    寄存器代码配置{8'hd4, 8'h8C, 8'hCB} {8'hd4, 8'h8D, 8'h8A} {8'hd4, 8'h8E, 8'h09} {8'hd4, 8'h8F, 8'h2A}
    在这里插入图片描述

  5. 标清副载波频率控制：【本次不选用】在副载波频率锁定(SFL)模式下(子地址0x84位[2:1] = 11)，
    ADV739x可用于锁定外部视频源。副载波频率寄存器值被分割为4个FSC寄存器值，如上例所示。这四个副载波频率寄存器必须按顺序更新，从副载波频率寄存器0开始，至副载波频率寄存器3结束。只有在ADV739x收到最后一个副载波频率寄存器字节后，副载波频率才会更新。必须禁用标清输入标准自动检测特性。
    在这里插入图片描述

  6. 其他：
    功耗模式寄存器{8'hd4, 8'h8C, 8'hCB}
    功耗模式寄存器
    标清模式寄存器{8'hd4, 8'h80, 8'h11} {8'hd4, 8'h82, 8'h0B} {8'hd4, 8'h83, 8'h04} {8'hd4, 8'h84, 8'h00} {8'hd4, 8'h86, 8'h02} {8'hd4, 8'h87, 8'h00} {8'hd4, 8'h88, 8'h10} {8'hd4, 8'h89, 8'h00}（table37？没看懂）
    （其中default设置的寄存器可以不声明赋值）
    在这里插入图片描述在这里插入图片描述

module pal_d_sync(
		input   	reset_l, 
		input   	clk, 
		output  	sync, 	//行同步信号
		output reg  blank, 	
		output reg  vsync,  //场同步信号
		output reg  odd_even_flag
	);
	
	parameter       CLK_FREQ = 13.5;
	parameter       DW = 16;
	parameter       VALID_HLEN = 640;//视频尺寸640*512
	parameter       VALID_VLEN = 512;
   
	parameter     H_TOTAL     = 864;
	parameter     H_SYNC      = 63;
	parameter     H_BP        = 76;
	parameter     H_FP        = 23;
	parameter     H_ACT       = 702;
	parameter     H_HALF      = 432;
	parameter     H_SYNC_HALF = 32;
	parameter     H_START     = H_SYNC + H_BP + 30;
	parameter     H_END       = H_START + VALID_HLEN;
	parameter     V_TOTAL     = 625;
	parameter     V_HALF      = 313;
	parameter     V_START     = 38;
	parameter     V_END       = V_START + ((VALID_VLEN >> 1));
	parameter 		H_MAX       = ((H_TOTAL - 1));
	parameter 		V_MAX       = V_TOTAL;
   
	reg [9:0]       h_cnt;
	reg [9:0]       v_cnt;
	reg             normal_sync;
	reg             v_sync;
	reg             v_sync1;
	reg             v_sync2;
	reg             v_sync3;
   
  //horizon counter 
  always @(posedge clk or negedge reset_l)
	if (((~(reset_l))) == 1'b1)
		h_cnt <= {10{1'b0}};
	else 
	begin
		if (h_cnt == H_MAX)
			h_cnt <= #1 {10{1'b0}};
		else
			h_cnt <= #1 h_cnt + 10'b0000000001;
	end
   
  //vertical counter  
	always @(posedge clk or negedge reset_l)
	if (((~(reset_l))) == 1'b1)
		v_cnt <= 10'b0000000000;
	else 
	begin
		if (h_cnt == H_MAX)
		begin
			if (v_cnt == V_MAX)
				v_cnt <= #1 10'b0000000001;
			else
				v_cnt <= #1 v_cnt + 10'b0000000001;
		end
	end
    
  always @(posedge clk or negedge reset_l)
	if (((~(reset_l))) == 1'b1)
		 normal_sync <= 1'b1;
	else 
	begin
		if ((v_cnt >= 10'b0000000110 & v_cnt <= 10'b0100110110) | (v_cnt >= 10'b0100111111 & v_cnt <= 10'b1001101110))
		begin
			if (h_cnt == 10'b0000000000)
				normal_sync <= #1 1'b0;
			else if (h_cnt == ((H_SYNC - 1)))
				normal_sync <= #1 1'b1;
		end
		else
			normal_sync <= #1 1'b1;
	end
   
   
	always @(posedge clk or negedge reset_l)
	if (((~(reset_l))) == 1'b1)
		v_sync <= 1'b1;
	else 
	begin
		if (v_cnt == 10'b0000000100 | v_cnt == 10'b0000000101 | v_cnt == 10'b0100110111 | v_cnt == 10'b0100111000 | v_cnt == 10'b0100111100 | v_cnt == 10'b0100111101 | v_cnt == 10'b1001110000 | v_cnt == 10'b1001110001)
		begin
			if (h_cnt == 10'b0000000000 | h_cnt == ((H_HALF - 1)))
				v_sync <= #1 1'b0;
			else if (h_cnt == ((H_SYNC_HALF - 1)) | h_cnt == ((H_HALF + H_SYNC_HALF - 1)))
				v_sync <= #1 1'b1;
		 end
		 else
				v_sync <= #1 1'b1;
	end
   
   
	always @(posedge clk or negedge reset_l)
	if (((~(reset_l))) == 1'b1)
		v_sync1 <= 1'b1;
	else 
	begin
		if (v_cnt == 10'b0000000001 | v_cnt == 10'b0000000010 | v_cnt == 10'b0100111010 | v_cnt == 10'b0100111011)
		begin
			if (h_cnt == 10'b0000000000 | h_cnt == ((H_HALF - 1)))
				v_sync1 <= #1 1'b0;
			else if (h_cnt == ((H_HALF - H_SYNC - 1)) | h_cnt == ((H_TOTAL - H_SYNC - 1)))
				v_sync1 <= #1 1'b1;
		 end
		 else
				v_sync1 <= #1 1'b1;
	end
   
   
	always @(posedge clk or negedge reset_l)
	if (((~(reset_l))) == 1'b1)
		v_sync2 <= 1'b1;
	else 
	begin
		if (v_cnt == 10'b1001101111)
		begin
			if (h_cnt == 10'b0000000000 | h_cnt == ((H_HALF - 1)))
					v_sync2 <= #1 1'b0;
			else if (h_cnt == ((H_SYNC - 1)) | h_cnt == ((H_HALF + H_SYNC_HALF - 1)))
					v_sync2 <= #1 1'b1;
		end
		else if (v_cnt == 10'b0000000011)
		begin
			if (h_cnt == 10'b0000000000 | h_cnt == ((H_HALF - 1)))
				v_sync2 <= #1 1'b0;
			else if (h_cnt == ((H_HALF - H_SYNC - 1)) | h_cnt == ((H_HALF + H_SYNC_HALF - 1)))
					 v_sync2 <= #1 1'b1;
		end
		else if (v_cnt == 10'b0100111001)
		begin
			if (h_cnt == 10'b0000000000 | h_cnt == ((H_HALF - 1)))
					v_sync2 <= #1 1'b0;
			else if (h_cnt == ((H_SYNC_HALF - 1)) | h_cnt == ((H_TOTAL - H_SYNC - 1)))
					v_sync2 <= #1 1'b1;
		end
		else
			v_sync2 <= #1 1'b1;
	end
   
   
	always @(posedge clk or negedge reset_l)
	if (((~(reset_l))) == 1'b1)
		 v_sync3 <= 1'b1;
	else 
	begin
		 if (v_cnt == 10'b0100111110)
		 begin
				if (h_cnt == 10'b0000000000)
					 v_sync3 <= #1 1'b0;
				else if (h_cnt == ((H_SYNC_HALF - 1)))
					 v_sync3 <= #1 1'b1;
		 end
		 else
				v_sync3 <= #1 1'b1;
	end
   
  assign sync = normal_sync & v_sync1 & v_sync2 & v_sync3 & v_sync;
    
  always @(posedge clk or negedge reset_l)
	if (((~(reset_l))) == 1'b1)
		 blank <= 1'b0;
	else 
	begin
		if ((v_cnt >= V_START & v_cnt <= ((V_END - 1))) | (v_cnt >= ((V_START + V_HALF)) & v_cnt <= ((V_END + V_HALF - 1))))
		begin
			if (h_cnt == H_START)
				blank <= #1 1'b1;
			else if (h_cnt == H_END)
				blank <= #1 1'b0;
		end
		else
			blank <= 1'b0;
	end
   
   
	always @(posedge clk or negedge reset_l)
	if (((~(reset_l))) == 1'b1)
	begin
		vsync <= 1'b1;
		odd_even_flag <= 1'b0;
	end
	else 
	begin
		if ((v_cnt <= 10'b0000000101 | v_cnt >= 10'b1001101111))
			vsync <= #1 1'b1;
		else
			vsync <= #1 1'b0;

		if (v_cnt <= 10'b0100111001 & v_cnt >= 10'b0000000101)
			odd_even_flag <= #1 1'b0;
		else
			odd_even_flag <= #1 1'b1;
	end
   
endmodule

推荐参考论文：

高阳,王代华,王晓楠.基于PAL的弹载图像采集系统设计.科学技术与工程,2017,17(14):196-202.

Chloeت
关注
  • 6
    点赞
  • 踩
  • 15
    收藏
    觉得还不错? 一键收藏
  • 1
    评论
写一个ADV7391的Virelog调试过程
08-07 1755
所用：vivado 2018.3 一、原理图 二、调试ADV7391的I2C口，上Blockdesign 三、上干货 module I2C_7391 ( input wire en_clk, //27MHz // input reset_ok, input wire rst_n, output wire mreset, outp...
adv739x开发板和前端板子官方资料和驱动等
03-15
adv739x全面的开发资料，如何设置，软件驱动，便于adv739x的开发和利用，原理图等齐备
fpga实现ADV模拟视频
qq_44338230的博客
10-05 1137
ADV模拟图像实现，最难的是实现ADV数据结构和跨时钟域处理。数据结构需要严格遵循协议去写各个位置的非图像数据，例如EAV，SAV等等。数据跨时钟要最要注意两边图像帧频是否一致，FIFO大小是否满足要求。
基于FPGA的视频格式转换系统设计
weixin_34184561的博客
06-14 3073
摘 要: 针对电视制式PAL /NTSC 信号输出VGA 显示格式的解决办法，详细讲述了基于FPGA 视频格式转换系统的设计实现。采用Cyclone Ⅲ系列的EP3C1*84C6作为核心处理器件，实现了NTSC /PAL制式视频的解码、色空间转换( CSC)、帧速率转换和隔行逐行转换、缩放、视频DAC 转换，最终实现分量R、G、B的VGA 视频格式的视频输出，分辨率可达1 600 × 1 200@...
芯片启动调试一般方法
weixin_34261415的博客
05-15 428
在芯片样片流片回来之后，所有的人最关心的就是新的功能是否正常、旧版本发现的问题是否解决，这就需要把样片替代验证系统里老芯片，重新把系统跑起来进行验证。在样片阶段，可能由于封装比较简陋、成品率很低等方面原因导致出现各种奇怪的问题。 由于芯片的验证系统涵盖了芯片验证板卡、新芯片、启动固件（BIOS）、操作系统等，因此可以按照从硬件到软件、从最底层到最上层的层次进行逐一排查...
ADV7282A使用方法-PAL输出
一个早起的程序员
02-14 2091
（1）芯片输出 ADV7282A接口模拟视频信号，通过ITU-RBT.656规范输出数字视频信号。ADV7282A通过P0-P7和LLC管脚输出ITU-RBT.656数据流 视频输出用YCrCb4:2:2格式输出，同步信号通过ITU-RBT.656规范被自动的嵌入到数据信号里面。 （2）PAL时序 （3）调试方法 可以使用FPGA逻辑分析仪先把P0-P7和LLC管脚进行监控，查看...
ADV7391
Suger Mike的博客
11-02 2873
引脚定义 PinNumber Mnemonic Input/Output Description 9~7、4~2、31、30 P7~P0 I 8位像素接口，P0是LSB 13 CLKIN I ...
.PAL 器件中的与平面固定。
weixin_35756373的博客
02-15 59
PAL器件中的“与平面固定”是指芯片上的引脚(pin)在制造过程中会被固定在一个平面上，这个平面通常与芯片底部的金属引脚(leadframe)相连。这种设计可以保证PAL芯片的引脚排列整齐、稳定，从而方便安装和使用。与平面固定还可以减少芯片引脚间的串扰和干扰，提高芯片的工作性能和可靠性。 ...
ADI推出单芯片模拟视频与HDMI接收器ADV7602
11-18
ADI公司的ADV7602是一款创新的单芯片模拟视频与HDMI接收器，它集成了多种功能，旨在简化高清电视和显示器的设计，提高系统性能，同时降低成本。这款器件是首款提供完整Deep Color性能的集成解决方案，特别适用于需要...
通信与网络中的出单芯片模拟视频与HDMI接收器ADV7602
11-18
**通信与网络中的单芯片模拟视频与HDMI接收器ADV7602** ADI公司推出的ADV7602是一款创新的集成电路，集成了模拟视频接口和HDMI接口接收器，旨在提供全面的Deep Color性能。这款单芯片模拟图形数字转换器能够处理...
基于FPGA的ADV7391视频回放平台的设计与实现
01-12
本设计平台实现飞行器采集到的视频信息进行实时回放处理。该平台，利用FPGA通过RapidIO串口接收来自DSP的视频信息，并存储在RAM中，并将视频信息按照自定义的行列同步信号使ADV7391在规定的行和列内显示视频画面。极大的提高了视频信息的传输速率，减小了传输数据的信息量，提高了数据的传输效率，而且减少了该平台的功耗和成本。
adv7390 driver
07-11
视频解码芯片adv7390驱动程序，用于linux平台。
基于FPGA的PAL制式电视信号显示
10-15
基于FPGA的PAL制式电视信号输出，通过ADV7123完成数转模，并将电视模拟信号输出给显示器进行pal制式显示
视频信号的实时小波压缩芯片ADV611及其应用-论文
05-10
视频信号的实时小波压缩芯片ADV611及其应用
一个模拟视频输入转VGA视频输出的Verilog程序，视频解码芯片采用ADV7181B，VGA DAC采用ADV7123
08-08
在电子设计领域，模拟视频输入转VGA视频输出是一个常见的任务，这涉及到信号处理、数字逻辑和硬件描述语言（如Verilog）的应用。本项目利用Verilog编程实现了一个这样的系统，其中关键组件包括ADV7181B视频解码芯片...
FPGA PAL视频BT656解码Video Processing Subsystem去隔行 TW2867采集 提供工程源码和技术支持
qq_41667729的博客
06-02 1572
FPGA PAL视频BT656解码Video Processing Subsystem去隔行 TW2867采集 提供工程源码和技术支持 本设计使用TW2867作为视频解码芯片，TW2867可输出PAL或者NTSC，本设计采用PAL制式，TW2867解码出4路BT656视频，然后经过BT656解码，使用VDMA做图像缓存，调用Video Processing Subsystem IP做视频去隔行，再叠加Video Mixer输出1080P背景的视频，最后通过HDMI输出。
国产模拟高清CVI四合一同轴高清解码芯片——车载应用方案分享
冠宇小芯
09-28 2632
4通道模拟高清复合视频解码芯片
pal制视频格式
xiao_yao_ke的博客
11-18 9032
为何NTSC制为每秒30帧,而PAL制式每秒25帧,这是因为采用NTSC的国家的市电为110V\60HZ,所以电视里的场频信号直接就取样了交流电源的频 率60HZ,因为两场组成一帧,所以60除以2等于30正好就是电视的帧数了,而我国的市电为220V\50HZ,所以原因同上就是每秒25帧了
基于FPGA视频图像处理系统设计
热门推荐
阿黄啦啦
11-28 3万+
摘   要 本报告给出一个基于FPGA+两片DDR2组成的核心板、带有4路视频输入和VGA接口的开发板进行的视频图像采集和处理系统的设计。使用TW2867进行视频输入信号的编码，存储到DDR2中，通过FPGA和ARM的联合控制，通过I2C总线进行通信，进行数字图像处理，实现了单通道视频信号输入屏幕显示、4通过视频信号输入4分屏显示、边沿检测算法，将处理结果通过VGA接口连接到LCD显示器上进
adv7123实现pal输出
最新发布
06-25
### 回答1： ADV7123是一种高速的低功耗数模转换器，能够将数字视频信号转换成模拟视频信号输出。实现PAL输出需要设置ADV7123的输出模式、制式、时基等参数，以确保输出符合PAL规范。 首先，需要将ADV7123的输出模式设置为"Interlaced mode"，这种模式能够将视频信号分为偶场和奇场两个部分，符合PAL制式的要求。 其次，需要设置时基参数，包括Hsync和Vsync的时序等，以确保PAL制式下的同步信号输出正确。还需要设置色度参数，如Chroma gain和Chroma delay等，以保证颜色的准确性和清晰度。 最后，需要调整ADV7123的输出电平和增益等，以确保输出信号的合适电平和较大的动态范围，使得显示效果更好。 总体来说，实现PAL输出需要对ADV7123的各种参数进行精细调整和配置，以达到要求的输出质量和稳定性。 ### 回答2： ADV7123是一种高性能的视频数模转换器，可用于实现PAL输出。PAL是一种用于模拟电视的制式，也是全球范围内普遍使用的制式之一。 要使用ADV7123实现PAL输出，需要以下几个步骤： 1. 设置时钟：PAL制式需要一定的时钟频率来同步视频信号和音频信号。因此，需要通过ADV7123的时钟控制寄存器来设置合适的时钟频率。 2. 设置输出分辨率：PAL制式的分辨率为720x576，因此需要将ADV7123的分辨率设置为这个值。 3. 配置色彩映射：PAL制式使用YUV色彩空间，因此需要将RGB信号转换为YUV信号，以便输出PAL制式的视频信号。ADV7123有内置的色彩映射电路，可以将RGB信号转换为YUV信号。 4. 配置同步信号：PAL制式需要垂直和水平同步信号来同步视频图像和音频信号。ADV7123可以通过同步信号端口来生成这些同步信号。 5. 配置帧率：PAL制式的帧率为50Hz，因此需要将ADV7123的帧率设置为50Hz。 综上所述，使用ADV7123实现PAL输出需要进行一系列的配置和设置操作，才能使其能够输出符合PAL制式标准的视频信号。 ### 回答3： ADV7123是一款高速电视信号数字模拟转换器（DAC），广泛用于视频设备中。要实现PAL输出，需要按照下面步骤进行设置。 首先，配置ADV7123的寄存器，以匹配PAL制式的信号，包括色彩子载波频率、场与线同步信号的时序等。 其次，将待输出的PAL信号经过数字信号处理芯片进行处理，包括色彩空间转换、伽马校正、图像滤波等，以符合PAL制式的要求。 最后，将处理过的信号输入ADV7123的数据端口，通过DAC转换成模拟信号进行输出。在输出PAL信号时，需要同时输出适当的同步信号以保证图像正确显示。 需要注意的是，ADV7123只能完成PAL信号的模拟转换，具体的PAL信号的处理还需要其他的数字处理芯片来实现。另外，在进行PAL输出时，需要注意时序控制，以避免出现图像亮度不均、色彩失真等问题。
评论 1
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值