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原创 vsimk is exiting with code 211

vsimk is exiting with code 211

2022-09-01 11:18:09 808 2

原创 win10 anaconda安装cocotb

win10 anaconda安装cocotb,win10安装cocotb,'cl.exe' failed with exit code 2

2022-04-19 19:10:45 1645 1

原创 桥接模式下主机ping不通虚拟机

桥接模式下主机ping不通虚拟机修改虚拟机ip地址和主机ip地址在同一个网段设置vmware的虚拟网络编辑器桥接模式这个协议在本地连接里面没有,需要在VMnet1和VMnet8的属性里面进行安装。分别VMnet1和VMnet8的右键属性勾线vmware bridge protocol协议,安装vmware bridge protocol。之后就会出现在本地连接属性里4、其他异常情况,再考虑关闭主机和虚拟机的防火墙。secureCRT支持中文设置...

2021-03-10 17:35:55 1170 2

原创 [BD 41-1377] Network address is occupied by different peripherals

[BD 41-1377] Network address <0xC0000000 [ 512M ]> is occupied by different peripherals, </zynq_us_ss_0/zynq_us/SAXIGP3/HP1_QSPI> in </S1_AXI_RD> and by </zynq_us_ss_0/zynq_us/SAXIGP2/HP0_QSPI> in </S_AXI_RD>. This is illegal

2021-01-04 09:35:04 1083

原创 [DRC RTSTAT-1] Unrouted nets: 1 net(s) are unrouted

[DRC RTSTAT-1] Unrouted nets: 1 net(s) are unrouted. The problem bus(es) and/or net(s) are system_i/dru_clk/gt_refclk_buf/U0/IBUF_OUT[0].CRITICAL WARNING: [Route 35-54] Net: system_i/dru_clk/gt_refclk_buf/U0/IBUF_OUT[0] is not completely routed.Resoluti

2020-12-02 09:37:47 12759

原创 ERROR: [Hsi 55-1545] ,无法正常生成fsbl,Unable to read in MSS file,Failed to closesw system.mss

现象1无法正常操作device_tree_bsp的BSP's settingsdk log23:24:10 INFO : Unable to read in MSS file D:\prj\h264\h264enc_base\base.sdk\device_tree_bsp_0\system.mss : null23:24:21 ERROR : (XSDB Server)ERROR: [Hsi 55-1434] Error D:/prj/h264/h264enc_base/base...

2020-10-08 00:30:31 3913 1

原创 vivado生成和调用edf网表文件

1、把需要生成网表模块文件set as top 。2、设置project setting如下, Options中将-flatten_hierarchy设为full,意思是模块综合后的层次结构全部为平级,只剩下顶层,这样产生的网表文件就不易被查看到层级关系了,可详见UG901的第11页,这里选择默认的rebuilt模式,网上推荐选择full导致导致生成的edf文件识别失败。 More Options选项设置为-mode out_of_context,原因是因为Vivado在综合的时候会...

2020-08-06 19:43:21 8023

原创 secureCRT无限循环脚本

产品在测试过程中发现反复切换ip地址,会有小概率画面卡停或者图像变灰,构建securecrt ip自动切换按钮脚本如下,但是该按钮脚本无法无限循环测试。/app/spi_gpio_decoder write 0x28 0x01000000\r/app/spi_gpio_decoder write 0x2c 0xc0a80115\r/app/spi_gpio_decoder write 0x2a 0xc0a8010a\r/app/spi_gpio_decoder write 0x28 0x01000

2020-06-17 17:35:15 7280

原创 Error: (vlog-2892) Net type of 'i_yc422' must be explicitly declared.

Error: (vlog-2892) Net type of 'i_yc422' must be explicitly declared.modelsim仿真报错可能原因有两个1、是sv文件,使用了logic或者 signed需要指定为sv2、使用了verilog错误检测宏定义`default_nettype none,会导致很多细节要求...

2020-04-07 17:09:11 1062

原创 [DRC 23-20] Rule violation (REQP-1712) Input clock driver - Unsupported PLLE2_ADV connectivity.

[DRC 23-20] Rule violation (REQP-1712) Input clock driver - Unsupported PLLE2_ADV connectivity. The signal plle2_u/clk_out1 on the plle2_u/pll_test_inst/CLKIN1 pin of plle2_u/pll_test_inst with COMPEN...

2019-12-25 14:15:38 4906

原创 [Opt 31-67] Problem axi_interconnect RTL报错

[Opt 31-67] Problem: A LUT2 cell in the design is missing a connection on input pin I0, which is used by the LUT equation. This pin has either been left unconnected in the design or the connection was...

2019-09-10 10:13:09 2226 1

原创 更新hdf之后无法找到接口映射

问题:修改vivado工程,添加新的模块后,没有自动生成驱动,更新hdf之后无法找到映射接口,对应头文件无法找到报错,An error has occurred. See error log for more details.(SwPlatform) Failed to call setDriverReason: ERROR: [Common 17-55] 'set_property' e...

2019-09-02 20:01:02 2123

原创 linux虚拟机vivado xilinx_platform_cable_usb locked by another hw_server

安装驱动cd /opt/Xilinx/SDK/2018.1/data/xicom/cable_drivers/lin64/install_script/install_driverssudo ./install_drivers下载报错[Labtoolstcl 44-494] There is no active target available for server at loca...

2019-08-13 20:34:47 1742

原创 虚拟机磁盘空间缩小

2019-01-25 18:20:10 4138

原创 Beyond Compare“授权密钥已被吊销”的解决办法

如果是windows版本.先关闭Beyond Compare,然后删除C:\Users\&lt;你的计算机名&gt;\AppData\Roaming\Scooter Software目录即可.win10上这样操作没有问题.

2018-12-24 10:45:15 41061 23

转载 Quartus II防止信号被综合

在一些应用中,有些特定的信号我们需要保留,用于进行采集检测,而综合器会自动优化把它综合掉,那么,应该怎样告诉综合器,不让它优化掉我们需要保留的信号呢?对这种情况的处理是增加约束,共有2种情况:1、需要保留的信号是引线Verilog HDL—定义的时候在后面增加/* synthesis keep */。例如:wire keep_wire /* synthesis keep */; ...

2018-10-11 17:21:48 5092

原创 win10修改命令行默认字体

chcp 437可以实时修改当前字体,重启cmd之后消失,为保证重启不消失,win+R打开运行,输入regedit打开注册表编辑器,修改注册表[HKEY_CURRENT_USER\Console\%SystemRoot%_system32_cmd.exe]修改"CodePage"=dword:000001b5    添加新字体  ...

2018-09-25 20:25:51 5700

原创 petalinux使用报错

[pcd@localhost ax_peta]$ petalinux-config --get-hw-description ../SG400_top_hw_platform_1INFO: Getting hardware description...cp: omitting directory ‘/home/pcd/peta_prj/SG400_top_hw_platform_1/cache...

2018-09-25 20:23:50 5386 4

原创 linux查找文件位置,vi编辑基本操作,文件权限变更

linux下查找某个文件位置的方法whereis &lt;程序名称&gt;查找软件的安装路径-b 只查找二进制文件-m 只查找帮助文件-s 只查找源代码-u 排除指定类型文件-f 只显示文件名-B &lt;目录&gt; 在指定目录下查找二进制文件-M &lt;目录&gt; 在指定目录下查找帮助文件-S &lt;目录&gt; 在指定目录下查找源代码loca......

2018-09-25 20:21:46 1648

原创 modelsim仿真加速注意点

下面说一下我的使用方法(我一般是在linux下使用,考虑到大家大部分都使用windows,所以下面举的例子为windows下的使用方法):1.建立modelsim子目录2.第一次运行时,还是需要先到modelsim的gui一下执行vlib –work,以后就不需要了3.在modelsim子目录建立 run.bat文件, 内容如下(大家更具自己的环境,要做适当修改) vlog -incr...

2018-09-25 20:19:44 6431

原创 a5 transceiver 信号vod和预加重调整关系

      

2018-09-25 20:18:00 400

原创 Warning (332060): Node: &lt;node&gt; was determined to be a clock but was found without an associate

  create_clock -name {Spi_Interface:Spi_Interface_U0|spi_master:spi_master_u0|sck} -period 500.000 [get_registers {Spi_Interface:Spi_Interface_U0|spi_master:spi_master_u0|sck}]

2018-09-25 20:17:13 4648

转载 verilog的模块端口支持数组

// pack 2D-array to 1D-array`define PACK_ARRAY(PK_WIDTH,PK_LEN,PK_SRC,PK_DEST) \                generate \                genvar pk_idx; \                for (pk_idx=0; pk_idx&lt;(PK_LEN); pk_idx=...

2018-09-25 20:16:02 6677 1

原创 tar 升级,python重设新版本,wine卸载

wget https://ftp.gnu.org/gnu/tar/tar-1.29.tar.gztar xvzf tar-1.29.tar.gzcd tar-1.29FORCE_UNSAFE_CONFIGURE=1export FORCE_UNSAFE_CONFIGURE./configuremake#备份旧版mv /bin/tar /bin/tar.old#复制新版到目录cp...

2018-09-25 20:14:37 287

原创 Debussy与modelsim仿真问题(systemverilog和verilog)

 1.# ** Error: ../../code/Rtl/send_to_lvds_n.v(167): A begin/end block was found with an empty body.  This is permitted in SystemVerilog, but not permitted in Verilog.  Please look for any stray sem...

2018-09-25 20:11:49 3105 1

原创 CentOS7.3最小化系统安装设置,怎么安装图形界面及其他功能

yum install 它安装单个软件,以及这个软件的依赖关系,yum groupinstall 它安装一个安装包,这个安装包包涵了很多单个软件,以及单个软件的依赖关系。一,系统初次启动后修改网卡配置,让网卡随操作系统自动启用!!1,确保是root账号进行下面操作,如果不是root身份,首先要以root身份登入当前的CentOS 7 !2,在shell里面输入命令:cd /etc/sy...

2018-09-25 20:10:49 4891

原创 centos安装vivado2017.4 cable 驱动

centos安装vivado2017.4 cable 驱动root权限 cd ~/opt/pkg/vivado/SDK/2016.4/data/xicom/cable_drivers/lin64/install_script/install_drivers ./install_drivers

2018-09-05 14:43:18 2083

原创 centos7消除JavaEmbeddedFrame

1、安装vivado2017.4之后出现JavaEmbeddedFrame检查可能是由于开机启动xilinx information center,通过打开xilinx information center并禁止掉开机启动,问题解决。2、隐藏JavaEmbeddedFrameAs this still was an issue for me – Ubuntu 17.10 artful ...

2018-09-05 13:13:00 1508

原创 geditor中文支持

按下 Alt-F2,打开“运行应用程序”对话框。在文本框中键入“gconf-editor”,并按下回车键,正常情况会打开“配置编辑器”。如果无法正常打开,就yum install gconf*。安装完之后,再按下 Alt-F2,打开“运行应用程序”对话框。在文本框中键入“gconf-editor”,并按下回车键,打开“配置编辑器”。展开左边的树节点,找到 /apps/gedit...

2018-08-03 19:27:27 643

原创 altera FPGA时序工程约束主要命令

时序约束命令时钟的约束关于时钟的约束命令:create_clock-name clk-period 10.000[get_ports{clk}]derive_pll_clocks //当约束了主时钟之后加上这句话就不用逐一约束pll时钟啦derive_clock_uncertaintycreate_generated_clock //当 FPG

2017-11-18 16:32:13 1702

原创 flash代替epcs

W25Q32JV烧写步骤在nios2-flash-override。txt文件下加入下面表述[EPCS-EF4016]  #W25QJV(Eon-lead-free)sector_size = 65536;sector_count = 64;在altera_avalon_epcs_flash_controller.c文件下加入下面代码else if((flash->si

2017-11-18 13:14:50 6303

原创 pal制视频格式

为何NTSC制为每秒30帧,而PAL制式每秒25帧,这是因为采用NTSC的国家的市电为110V\60HZ,所以电视里的场频信号直接就取样了交流电源的频 率60HZ,因为两场组成一帧,所以60除以2等于30正好就是电视的帧数了,而我国的市电为220V\50HZ,所以原因同上就是每秒25帧了

2017-11-18 13:10:53 9128

原创 OpenCV 编译程序时未加载PDB文件

点菜单栏上【调试】,选择【选项和设置】;右边勾上 【启用源服务器支持】;选择左边点【 符号】,将右侧【把Microsoft符号服务器】打勾;并且点击【加载所有符号】;重新编译工程文件,就会从微软下载符号。重要的一点:将D:\Program Files\opencv\build\x64\vc14\bin\opencv_world320d.dll和opencv_world320.dll,拷

2017-05-02 22:29:01 11117 5

原创 #include< > 和 #include” ” 的区别以及绝对地址引用\\以及cvLoadImage和imread

一、#include  #include 引用的是编译器的类库路径里面的头文件。  假如你编译器定义的自带头文件引用在 C:\Keil\c51\INC\ 下面,则 #include 引用的就是 C:\Keil\c51\INC\stdio.h 这个头文件,不管你的项目在什么目录里, C:\Keil\c51\INC\stdio.h 这个路径就定下来了,一般是引用自带的一些头文件,如:

2017-05-01 22:15:23 2121

原创 奇偶校验,异或校验,和校验,nios串口校验

1.                     奇偶校验奇偶校验是检错中比较常见的一种方法。它利用数据中的1的个数作为检错的标志位,若1的个数为奇数个,则错误检测的标志位为1,若1的个数为偶数,则错误检测的标志位为0。在发送端和接收端同时检测奇偶位,若得到相同的结果,则说明数据传输过程无错误发生;若得到不同的结果,则说明数据传输过程中有错误发生,此时下位机可以发送一个错误重传的信号,让上位机再次

2017-04-11 18:41:11 13564 1

转载 二阶有源带通滤波器滤波原理

转载增加:请注意有源滤波器因为运放的有效识别电压和响应频率的影响,适用于低频信号的滤波,对于高频信号最好使用无缘滤波。名词解释一阶低通滤波器,包含一组RC构成的滤波器,将谐波过滤一次;两阶低通滤波器,包含两组RC构成的滤波器,将谐波过滤两次。同理三阶滤波。。。。以下转载地址http://blog.sina.com.cn/s/blog_61144c49

2017-01-18 17:20:35 76027 5

原创 c语言'\0','0',"0" ,0之间的区别

'\0','0',"0" ,0之间的区别search_for[strlen(search_for)-1]='\0';嗨翻C语言“ 8+‘0’”

2017-01-08 22:49:24 12523

原创 规范的位操作

1、将8位unsigned int型变量A的第7位(bit6)清零,其他位不变。A &= ~(1A= A& ~(11左移6位,得到0100 0000按位取反,得到1011 1111所得数再A相或,即(A &1011 1111)第7位被置0,其它位不变。2、同理,将A的第7位置1。A |= ~(1A= A| ~(13、将A的第7位

2016-12-04 20:07:57 996

原创 CentOS 7安装播放软件mplayer和下载软件prozilla并配置yum源

安装播放软件mplayer和下载软件prozilla,配置yum源其他还有RPMForge源和RPMFusion源(暂时没有centos7的源),更多软件包在pkgs.org,比较好的国内源有163和UTSC。yum的配置文件分为main和repository,main部分定义了全局配置选项,位于/etc/yum.conf中。repository部分定义了每个源/服务器

2016-01-09 12:29:36 1346

原创 CentOS 7安装过程简述。

最近想折腾一下,又想使用linux系统。结果安装CentOS 7过程中好多碰壁。下载了CentOS-7-x86_64-1503-01大概4GB和CentOS-7-x86_64-Everything-1503-01.iso大概7GB,由于CentOS安装文件都已经太大了,制作USB安装盘空间都不够了。而使用UltraISO制作的DVD引导也不成功,会报错进入drauct模

2015-06-15 00:19:45 971

prozilla-2.0.4-master.zip

ProZilla the Download Accelerator for Linux GUI 2.04 Release

2016-01-12

QuartusII 15.0破解器for linux

QuartusII 15.0 for linux的破解器。

2015-06-15

FPGA论文大全

百度网盘文件,主要是学术数据库内下载的有关FPGA方面的论文和杂志资料,比较全面

2015-04-26

空空如也

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