VerilogHDL实验准备
文章平均质量分 69
在做作业前的新学习到的内容
kkkkkkkkkk*
这个作者很懒,什么都没留下…
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简易示波器
一、顶层设计button_in_out模块是对按键做去抖动DUT模块内有信号激励stimulus,触发strigger,状态机timebase二、模块代码1、stimulus模块输入:时钟I_CLK,归零I_RST,位宽I_N_CLKNUM(=3),增量I_INC=(111000H)产生信号的类型I_MODE(=1表示DDS电路产生正弦信号)输出:数据O_DOUT,使能/溢出O_DOVmodule stimulus( I_CLK , // .原创 2021-08-01 22:58:48 · 714 阅读 · 0 评论 -
MATLAB Simulink工具箱
文件总计文件数量:.m文件用于生成slx模型需要的配置参数slx文件是simulink模型,参考设计的slx文件中,备注了设计要点文件夹slprj是与B相关的.MAT文件等使用工具创建子系统Logic Analyzer逻辑分析仪对数据的设置,生成HDLcoder【最主要的任务】示波器频谱分析仪模块的用途ABC用途:FIR滤波器.m文件fs = 1;N1_cycle = 256;N2_cycle...原创 2021-07-25 11:17:29 · 5202 阅读 · 0 评论 -
Verilog HDL01——FPGA电路开发实验初步使用
FPGA 入门操作和基本电路,包括Quartus项目创建, 下载电路, SignaltapTAP调试,以及简单的移位寄存器和计数器逻辑设计。原创 2021-06-05 16:18:01 · 621 阅读 · 1 评论 -
VerilogHDL00——第一次使用功能时遇到的问题
二、RTL viewer(寄存器传输级视图)这是程序在早期综合后,未经优化,我们看到的在寄存器级别的对程序的表达,你可以通过查看该视图,来看有没有综合出你想要的元件,如你想在输出口有一个寄存器,你想让输出口是一个三态口,你在程序中设计了一个计数器,还可以通过查看该图来修改程序,实现资源优化。如图2所示,你可以看到,图中显示分为三大类,instances(即为你在程序中实例化的各个模块),pins(即为整个工程的输入输出口)nets(即为各个模块之间,模块与输入,输出之间的连线网络)。注意最开始看到的是整原创 2021-05-25 20:27:19 · 807 阅读 · 0 评论