Verilog HDL01——FPGA电路开发实验初步使用

FPGA 入门操作和基本电路，包括Quartus项目创建， 下载电路， SignaltapTAP调试，以及简单的移位寄存器和计数器逻辑设计。

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一、实验 

开发板Cylcon III EP3C16F484C6

1、新建 

新建项目工程，设置开发板的型号

新建Block Diagram文件

新建Verilog HDL File

2、代码&电路

在Verilog HDL File中写代码，生成自定义的模块加入到Block Diagram（如图）

双击界面，在Project中可以找到自定义的模块

 Block Diagram中连接电路，加入输入和输出引脚，可以使用总线的方式把多根线放在一个输入中

 更改名称即可实现（如图）

3、配置 

 配置引脚，按照开发板对应的说明书配置

 要记得设置不用的管脚为三态，否则LED不使用却会微微发亮 （图片上传失败）

4、开发板执行

点击Programmer烧代码，选择USB端口连接，第一次使用需要更新一个驱动

找到电脑的设备管理器->找USB样子的选项，选Altera USB-Blaster(原图圈错了)

programmer界面中点击Hardware Setup连接USB，连接好后可以点击start，进度100%后可以在开发板上执行代码定义的操作。

5、signalTap的使用

https://blog.csdn.net/weixin_49480182/article/details/118636889

二、我的板子部分管脚的截图

（只是为了我的方便查看，还有好多管脚没有截图）

1、开关管脚

 2、按钮管脚

 3、绿色LED灯

 4、7位数码管

这个板子是共阴极的

代码是4输入7位数码管输出0-9-A-F

module LEDS4_7(
  IN       ,   // input 1
  OUT       );  // out data
 
input [4-1:0] IN;
output [7-1:0] OUT;
 
reg [7-1:0] OUT;
 
always @ (IN) begin
	case(IN)
        4'b0000: OUT = 7'b1000000;	//0
        4'b0001: OUT = 7'b1111001;	//1
        4'b0010: OUT = 7'b0100100;	//2
		4'b0011: OUT = 7'b0110000;	//3
        4'b0100: OUT = 7'b0011001;	//4
        4'b0101: OUT = 7'b0010010;	//5
        4'b0110: OUT = 7'b0000010;	//6
        4'b0111: OUT = 7'b1111000;	//7
		4'b1000: OUT = 7'b0000000;	//8
        4'b1001: OUT = 7'b0010000;	//9
        4'b1010: OUT = 7'b0001000;	//A
        4'b1011: OUT = 7'b0000011;	//b
        4'b1100: OUT = 7'b1000110;	//C
        4'b1101: OUT = 7'b0100001;	//d
        4'b1110: OUT = 7'b0000110;	//E
        4'b1111: OUT = 7'b0001110;	//F
	endcase
end
 
endmodule

  

5、时钟