EDA设计
文章平均质量分 92
世幻水
路还长,继续加油!
展开
-
实验一:CPU指令运算器设计 实验报告
实验一:CPU指令运算器设计一、实验目的(1) 掌握QuartusII等实验工具的输入、综合、仿真、下载的使用方法(2) 掌握DE2开发版的器件功能特性和使用方法(3) 掌握Verilog HDL组合逻辑系统设计的主要方法和技术(4) 掌握并应用设计的方法和流程二、预习要求(1) 了解QuartusII等管教分配、下载的方法和流程(2) 了解开发板输入、输出显示资源的工作特性(3) 了解开发板设计、开发和测试的方法和流程三、实验要求设计一个简单的CPU指令运算器,指令格式如下。原创 2020-11-29 15:01:38 · 1693 阅读 · 0 评论 -
EDA设计(verilog)—— 七段管+字符串位移2速度控制
题目描述:设计移动速度可控的 HELLO 自动循环显示,当KEY1 按下后,循环速度为每秒移动 1 个七段管的位置,按下 KEY0 后,速度减慢,4 秒移动一个七段管的位置。用 FSM 设计实现。(系统外部时钟50 MHz。)题目分析对于七段管显示字符串的移动,上篇博客已经说过,这里就不做赘述。说一下新的地方,这次的要求是使用FSM(有限状态机)设计实现。对于题目里的状态表示可以有两个思考维度,状态用来表示速度的快慢,速度的快慢用两个按钮表示时,可以设置三种基本状态,快速,慢速,以及输入错误,通过三原创 2020-10-27 03:25:04 · 676 阅读 · 2 评论 -
EDA设计(verilog)—— 连续数检测电路
题目描述:设计一个4 连续0 或者4 个连续1 的序列检测FSM(有限状态机),定义一个长序列,在七段管上分别显示检测的4 个连续0 和4 个连续1 的个数。显示连续0 和连续1 的个数在七段管上的显示,分别用函数和任务实现。一、题目分析分析一:如何去实现这个这个功能? 对于连续数字的检测,根据题目描述,我们可以使用有限状态机来表示,那么我们可以对其进行抽象成如下的表示图:在这张图中,我们分别使用后了9个状态来表示输入的状态,用带有数字的箭头表示状原创 2020-10-25 14:11:45 · 2189 阅读 · 0 评论 -
EDA设计(verilog)—— 七段管时钟
题目描述:计时器:在 6 个七段管上分别显示 小时(0-23 或 11)、分(0-59)、秒(0-59),各占 2 个管。外部时钟 50Mhz。可以用按键来产生一个复位信号 key,当按键按下立刻(异步)将时间复位成 0 小时、0 分、0 秒重新开始计时。1、题目解析:分析1:如何实现这个功能?我们需要6个7为的寄存器(或者一个7*6 = 42 位的寄存器)来保留每一个时刻的时间,“秒”和“分”的4个计数器的显示分别对应着一个60进制的计数模块,而“时”则对应着一个分析2:如果实现每一秒进行一次变化原创 2020-10-23 20:16:50 · 3002 阅读 · 0 评论 -
EDA设计(verilog)—— 七段管+字符串位移
问题描述:在8 个7 段管上显示HELLO_ _ _(可以显示下划线或不亮也可),每隔1 秒钟,字符序列左移或右移一个七段管的位置。系统外部时钟50 MHz。左/右移位可以通过一个波动开关sw0 来控制。1、题目解析:分析1:如何实现这个功能? 我们需要8个7为的寄存器(或者一个78 = 56 位的寄存器)来保留"hello_ _ _"这个字符串,每秒对这8个寄存器里的值做出改变,让这八个七段管的里的值发生阻塞赋值,达到移动目的(如果是78的寄存器做一个原创 2020-10-22 19:50:10 · 2255 阅读 · 3 评论 -
EDA设计(verilog)——七裁判逻辑电路
描述:现在有7个裁判对选手进行评判,裁判可以选择通过和不通过两个状态,(用0表示通过,用1通过),当选择通过的裁判数目大于一半时(4或4以上)就让选手通过,(用1表示选手通过,0表示选手不通过)。测试样例:输入电平样例输出电平样例0000000011111111100001110一、综合代码module decision_circuit_7(a,out); input[6:0] a; output out; wire[2:0] out1; add_7原创 2020-10-16 22:29:09 · 2533 阅读 · 5 评论