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原创笔记-Vivado 综合失败但没有报错信息

Vivado 2019.1综合RTL代码失败，但没有详细报错信息；log显示：Abnormal program termination (EXCEPTION_ACCESS_VIOLATION)

2024-03-18 21:28:15 1103

原创 Xlinx PG151 除法器IP 笔记

对Xlinx 除法器IP PG151中部分内容记录备忘。

2023-11-18 20:00:33 1434 1

原创笔记--VS Code Verilog 跨文件F12 “未找到x定义“

使用vs Code 编辑verilog，跨文件时，在module例化地方按F12找到不其定义。

2023-11-07 19:57:07 742 1

原创学习笔记--Verilog for 综合电路

用for写可变长度的移位寄存器。默认为3级移位寄存器（depth=3），宽度为2bit（width=2）。：想学习for循环能不能综合出电路，这样提高可以写代码灵活性。网上说可以，于是简单做了实验。在testbench中把移位寄存器设置4级(depth=4)，位宽设置为5bit。for循环可以综合电路，我理解就是把for符合条件表达式的各个项并行展开执行。

2023-11-06 21:24:37 382

空空如也

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