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原创 数字后端设计中 如何后补shielding

一般来说,我们对于高频的design,我们需要对clock的net,加上shielding。以下内容将介绍,如何在项目后期不重新PR基础上,加上shielding。注:都是本人在实际项目中做的操作,作为学习可以了解一下。如果你需要对单个net加shielding,也可以直接跟net name。b.所有的instance都需要 place,不能有unplace的。2.如果你的绕线资源并不够,而你又想尽可能的多加shielding。1.如果你的绕线资源足够,你可以直接加shielding。

2024-02-02 16:03:47 601

原创 浅聊数字后端中 INNOVUS生成哪些文件及其内容 以及后续都去了哪里

3 .def.gz:这个里面有row的相关信息(row name,site name等等);cell的place信息,pin的相关信息(位置,layer等等);下图中开始的几个文件,只是上面提到的部分文件,在某些过程中被使用的时候。其实那些过程还包含其他的文件,比如,lib,db,环境变量,工具rule文件等等。2 .lef:这个里面主要有pin的一些信息(名字,输入/输出等等);和以上一样,只提 出INNOVUS时生成的文件,在某些过程中的应用,其实过程中还有其他的文件以及环境变量等。

2023-11-24 16:37:57 984 1

原创 浅聊数字后端中的 transition和uncertainty对于timing的影响。

transion指的是 时钟在高低电平状态下切换所需要的延迟。例如图片中图二的Ttran那一段。T2指的是 从起点到第二个触发器CK pin这段tree的延迟。uncertainty越大,slack越小,约束越严。transition越小,slack越小,约束越严。T1指的是 从起点到第一个触发器CK pin的延迟。Tdelay指的是 纯组合逻辑的那一段延迟。以上内容,均为个人理解,如有错误还请指正。例如图片中图二的Tuncer那一段。Tck→Q指的是 器件的延迟。

2023-05-30 14:30:16 1493 2

原创 vi 的一些简易操作命令

记录一下工作中用到的一些vi操作,没写的,就是没用到的,或者我觉得太基础的。如有错误还请指正,如有更多的操作命令补充还请评论回复。以后也会补充或修正。(注意:以下命令有很多符号之间有空格!② :%s / /^M/g 注意^M = ctrl+v 和ctrl+m。4.将以空格分开的字符串写成一个list,或者说将空格替换成换行符。1.将 多个空格 替换成 一个空格。3.删除行尾多余空格和tab符号。6.将 含关键字以外的行 删除。5.将 关键字 的行删除。2.删除每一行的空格。

2023-03-10 14:13:16 339

原创 浅聊数字后端中的 时钟延迟(clock_latency)

首先1.时钟延迟的组成部分?2.如何定义时钟延迟?1.时钟延迟是由 时钟源延迟(source_latency) 和时钟网络延迟(network_latency) 两个部分组成。如下图所示。①表示 时钟源延迟 ,指的是从 时钟源点 到 clk定义点 之间的延迟。这段延迟,自始至终都存在。②表示 时钟网络延迟,指的是从 clk定义点 到 时序单元的时钟输入端 的延迟。要注意的事,和时钟源延迟不一样。这一段延迟的设置并不是自始至终都存在的! 它是在clock tree没做之

2022-09-26 10:38:46 4648 4

原创 浅聊数字后端中的 时序减免(timing derate)

"引文:当芯片进入深亚微米设计时,工艺制造的偏差对芯片时序的影响越来越大。实际分析时,通常不会同时读入最好和最坏两个时序库。最好和最坏时序库之间的分析结果差距太大。如果检查setup,launch path的时钟用最坏的时序库,capture path的时钟用最好的时序库。那么在ocv模式分析下的时序结果会过于悲观。反过来当分析hold的时候,用最好的和最坏的时序库,那么结果也会过于悲观。" ——以上内容大部分引用 刘峰 编著的《集成电路静态时序分析与建模》 因此在实...

2022-08-09 19:49:37 5190 6

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