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define PWM_IP_REG0 PWM_IP_S00_AXI_SLV_REG0_OFFSET //PWM IP寄存器地址1。#define PWM_IP_REG1 PWM_IP_S00_AXI_SLV_REG1_OFFSET //PWM IP寄存器地址2。4、打开pwm_ip_v1_0.v下的pwm_ip_v1_0_S00_AXI.v。同样在18行添加端口，401行例化IP。
2024-03-14 11:18:50
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原创 testbench写法（以串口通信为例）
与被测模块输入端口对应的变量应该声明为reg类型，因为reg类型可以存储数据，为被测模块提供激励；与被测模块输出端口对应的变量应该声明为wire类型，即通过wire来引出被测模块的输出。clock （时钟） reset（复位）trigger（激励/触发条件）所有的output都在tb中定义为wire型。新建一个_tb.v文件进行testbench的编写。主模块中所有的input都在tb中定义为reg型，1，编写激励：时钟 + 复位信号。时钟翻转一次，则时钟频率为。
2024-03-13 17:19:28
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原创 Vivado PL开发流程
1，新建工程器件选xc7z010clg400-1一路点yes进入主界面2，设计输入简介：设计输入是将所设计的系统或电路以开发软件要求的某种形式表示出来，并输入给EDA工具的过程。常用的方法为硬件描述语言(HDL)和原理图输入方法等。1，点击sources窗口的+号创建工程顶层文件2，选第二个创建design sources3.一路点yes 创建verilog源文件4，编写verilog代码3，分析与综合（Elaborated/Synthesis）
2024-03-13 17:17:19
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原创 ZYNQ_在线逻辑分析（内部硬件调试）
第二种方法是在综合后的网表中，分别标记要进行调试观察的各个信号，然后通过一个简单的 “Setup Debug”向导来设置各个探针和 ILA IP 核的工作参数，然后工具会根据用户设置的参数，自动地生成各个ILA IP 核。在调试工作完毕之后，用户就可以在综合后的网表中删除 ILA IP 核，或者在 XDC文件中删除调试命令，然后再对设计进行实现，以生成最终的比特流。在调试工作完毕之后，还需要在HDL 源代码中删除 ILA IP 核，然后重新综合并实现，以生成最终的比特流。
2024-03-13 17:16:01
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原创 ZYNQ_HDMI显示
同时提供了更高的数据传输带宽，可以传输 无压缩的数字音频及高分辨率视频信号。4个通道对应硬件上的4对差分信号（三对视频数据信号，一对时钟信号）。1），端口包含：系统时钟与复位，三对RGB差分信号线，一对TMDS时钟差分信号线，一个TMDS输出使能信号（TMDS_oen）。在xlinx7系列的fpga中提供了专用的并串转换器：oserdese2，它还可以实DDR（双倍数据速率）的功能。引脚1、4、7，3、6、9共同组成了三对差分信号对。的处理 （保证这10位数据中1和0的个数相同）。
2024-03-13 17:15:11
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原创 ZYNQ程序固化
Zynq 的启动逻辑是上电后先启动arm，ps读取io确定是哪种启动方式（flash、sd卡、jtag）。基于 EBAZ4205板子的程序固化方法：（以hello world为例，板子上电就串口打印hello world）4、下载bin文件到flash中：上电板子串口即打印hello world 且断电程序不掉。2、ctrl+B 编译工程，保存编译产生两个elf即 app.elf fsbl.elf。7、配置完成之后点击ok ，右击ip，点make external 并检查可用性。3、mio配置电平标准。
2024-03-13 17:13:38
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空空如也
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