两级运算放大器---折叠式共源共栅+共源极小记(1)

采用CSMC0.18um工艺。VCC=5V,VIN=VIP=2.5V。

电路图为:

偏置电路参考复旦两级运放设计,但这种结构在流片后可能不能达到最完美的结果。R=10K。

DC仿真各个管子都在饱和区。

接下来进行AC仿真查看增益、带宽和相位裕度。增益是101dB   带宽是9M  相位裕度94°。

接下来进行噪声仿真。在1KHz时,噪声为1.48uV/sqrt(Hz)。对1K-2K区间做积分,等效输入噪声为38uVrms。

在相位裕度和噪声方面还要继续改进。

在设计高性能的6折叠式共源共栅运算放大器时,Cadence作为业界领先的集成电路设计工具,其作用不可或缺。为了满足特定的性能要求,比如在3.3V电电压下实现10mW的功率、1.95V的输出摆幅和至少80dB的增益,我们需遵循一系列设计步骤并关注关键参数的计算。 参考资链接:[使用Cadence设计6折叠式共源共栅运算放大器](https://wenku.csdn.net/doc/6tdcuu6cx6?spm=1055.2569.3001.10343) 首先,你需要熟悉SMIC 0.18um 3.3V CMOS工艺的晶体管模型特性,这些模型参数对于正确模拟和设计电路至关重要。在Cadence中,可以设置工艺文件和温度等环境参数,以确保仿真的准确性。 设计开始前,应确定主要的性能指标,并据此计算必要的电路参数。例如,总电流IDS由输出摆幅和输出阻抗决定。由于设计要求输出摆幅为1.95V,而通常晶体管的线性输出摆幅范围约为电电压的一半,因此电路设计应确保晶体管工作在这一区域。 接下来,基于折叠式共源共栅结构的特性,合理分配MOSFET的电流和过驱动电压。例如,可以为输入级晶体管设置较小的过驱动电压,以优化增益和频率响应,而对于输出级晶体管则设置较高的过驱动电压以承受较大的负载电流。 在Cadence中,可以利用DC扫描分析来确定MOSFET的工作点,AC分析来验证频率响应是否符合要求。需要注意的是,所有的PMOS管的衬底应该连接到电电压,而所有NMOS管的衬底连接到地,以保证器件的正常工作条件。 此外,为了确保设计的可靠性和稳定性,还需要考虑电和地线的布局,以及使用适当的旁路电容来抑制电噪声。最后,对设计的电路进行完整的后仿真验证,确保所有指标均满足设计要求。 整个设计过程中,可以参考《使用Cadence设计6折叠式共源共栅运算放大器》这份实验指导文档,文档提供了详细的参数计算方法和设计步骤,帮助你更好地理解并应用相关的设计技巧,以便于在SMIC工艺下实现一个高性能的运算放大器。 参考资链接:[使用Cadence设计6折叠式共源共栅运算放大器](https://wenku.csdn.net/doc/6tdcuu6cx6?spm=1055.2569.3001.10343)
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