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RSS订阅原创 从小白开始学FPGA,vivado实操第二次，时序逻辑和组合逻辑
比对输出结果，每当a或者b变化，组合逻辑输出都会变化，然鹅时序逻辑一直为0，因为时序逻辑只有检测到时钟上升沿才执行，这个程序恰好在时钟上升沿之后都是0（写程序的时候没考虑到，随便给的ab的值），往后拉就可以看到时序变成1了。首先，还是创建工程，工程名字最好有意义，方便以后寻找，里面的主程序名字我也喜欢跟工程名保持一致，大家可以按照自己的习惯来。大家也可以试着改变ab的值观察每个输出结果 ，今天的时序逻辑和组合逻辑就到这里了，我边学边讲，要是有不对的地方请各路大佬指正。一直点okok,yes,就完成了。
2023-05-20 20:31:29
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原创 从小白开始学FPGA，vivado实操第一次，初步产生波形
中间为了方便我就直接把这个时钟和复位的值减了一下，其中可以发现，我使用了一个'<='进行赋值，这叫做非阻塞赋值，一个小技巧，这种赋值方式只用在 always@(posedge clk or negedge rst_n) 这里面，其他的用等号赋值，同时'<='所指的变量要用reg进行定义，也就是reg型，其他都是wire型。2.表示声明的名字，每个语句要加分号3.表示这个变量占多少个二进制数，本文这个是八位二进制数（0，1，2，3，4，5，6，7八位），也就是输出要小于等于255。
2023-05-13 21:26:40
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原创 从小白开始学FPGA,vivado软件使用介绍
打开之后这里可以显示你的创作日期，你可以加简单介绍，下拉就是主程序的编写部分了，下面我们进行测试文件的添加（测试文件用于仿真，我一般只在主程序中写可综合的语句，所以习惯把输入啥的写到测试文件里）依然还是点这里的这个。安装vivado，大家可以在XILINX官网下载，这个有很多教程，我就不赘述了，直接介绍一下这个软件，然后说一下基本的使用方法吧（仅参考，个人使用方法不一定规范）创建文件，编写文件名，不能有汉字，可以有下划线，字母，数字，我的习惯是跟工程名字一样，以后好找。这里选的跟主程序不同，选第三个。
2023-05-13 19:56:05
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空空如也
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