从小白开始学FPGA，vivado实操第一次，初步产生波形

最新推荐文章于 2023-10-03 00:20:39 发布
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文章标签： fpga开发
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本文介绍了如何在Vivado环境中使用Verilog语言创建一个波形产生模块，包括定义输入时钟、复位信号和输出端口，声明信号类型，以及编写包含敏感列表的时序逻辑代码。此外，还展示了如何编写测试文件进行仿真，并解释了非阻塞赋值的概念。
摘要由CSDN通过智能技术生成

        上次介绍了如何创建工程，这次来实现一个波形的产生，vivado用的是Verilog语言，语法很简单就不单独说了，慢慢在程序里很快就学会了，大概的介绍我粘在文章最后，想看就看不想看直接实操也行。

        在创建的主程序中找到这个模块的括号，我把括号内容理解为这个模块的端口，如下面的程序所示，有一个时钟端口，一个复位端口，和一个输出端口，逗号隔开，最后一个不用加。红线是因为没对他们进行声明，我习惯在括号外进行声明，这样之后的例化可以直接复制（例化会在后面说）

下面对信号进行声明，时钟信号和复位信号肯定是需要输入的，输出信号输出，如图，这时候报错就没有了，1.input，output表示输入或输出。2.表示声明的名字，每个语句要加分号3.表示这个变量占多少个二进制数，本文这个是八位二进制数（0，1，2，3，4，5，6，7八位），也就是输出要小于等于255

 接下来定义信号类型，设计中所有的信号类型定义，只有 reg 和 wire 两种，现在先知道，下

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