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1原创 verliog笔记第二天(无商业用途，纯自学记笔记）
1.a<<b b左移a位，相当于十进制乘2的a次幂b>>a b右移a位，相当于十进制除以2的a次幂左移时总是移位和补零（补最右边的位）,无论是有符号类型数据还是无符号类型数据都统称为逻辑左移。右移时无符号数是移位和补零（补最左面的位），此时称为逻辑右移;右移时而有符号数大多数情况下是移位和补最左边的位（也就是补最高有效位），移几位就补几位,此时称为算术右移。 正数补0，负数的反码补1，再转为原码得到十进制对应数。...
2022-03-28 19:47:30
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原创 verliog笔记第一天（网上摘抄的）：计数器+加法器+ALU
1.与C语言不通，verilog在本质上是并发而非顺序的。verilog中的各个执行流程（进程）并发执行，而不是顺序执行的。每个initial语句和always语句代表一个独立的执行过程，每个执行过程从仿真时间0开始执行并且两种语句不能嵌套使用。2.所有的initial语句内的语句构成了一个initial块。initial块从仿真0时刻开始执行，在整个仿真过程中只执行一次。如果一个模块中包括了若干个initial块，则这些initial块从仿真0时刻开始并发执行，且每个块的执行是各自独立的。如果在块内包
2022-03-21 00:20:41
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空空如也
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