verliog笔记第一天（网上摘抄的）：计数器+加法器+ALU

1.与C语言不通，verilog在本质上是并发而非顺序的。verilog中的各个执行流程（进程）并发执行，而不是顺序执行的。每个initial语句和always语句代表一个独立的执行过程，每个执行过程从仿真时间0开始执行并且两种语句不能嵌套使用。

2.所有的initial语句内的语句构成了一个initial块。initial块从仿真0时刻开始执行，在整个仿真过程中只执行一次。如果一个模块中包括了若干个initial块，则这些initial块从仿真0时刻开始并发执行，且每个块的执行是各自独立的。如果在块内包含了多条行为语句，那么需要将这些语句组成一组，一般式使用关键字begin和end将他们组合在一个块语句；如果块内只有一条语句，则不必使用begin和end.

3.三条initial语句在仿真0时刻开始并行执行。如果在某一条语句前面存在延迟#<delay>，那么这条initial语句的仿真将会停顿下来，在经过指定的延迟时间之后再继续执行

4.阻塞和非阻塞赋值：

非阻塞赋值( <= )：先计算右边表达式的值并暂存在一个暂存器中，iD的值被保存在一个寄存器中，而oQA当前的值被保存在另一个寄存器中，在begin和end之间所有语句的右边表达式都被计算并存储完后，对左边的寄存器变量的赋值才会进行。这样oQB得到的是oQA的原始值而不是iD。

阻塞赋值：在串行语句块中，阻塞赋值语句按照它们在块中的排列顺序依次执行，即前一条语句没有完成赋值之前，后面的语句不可能被执行，换言之，后面的语句被阻塞了

5.Robei的模型有四种类型：“module”，“model”，“testbench” 和“constrain”。 如果你想仿真之后看波形应该将顶层的仿真模块类型设置成“testbench”。同时，testbench的模块输入端口类型应为“reg”，输出类型应为“wire”。

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