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RSS订阅原创 使用XILINX XDMA +ETH TEMAC做一个FPGA PCIE网卡
在EP部分，FPGA中采用的XDMA的IP核，出口采用AXI4-Stream格式，经过位宽转换、FIFO缓存和CDC跨时钟域接到TEMAC IP上，TEMAC外接RelTek的以太网PHY芯片(RTL8211F(D))，接口格式采用RGMII。TEMAC配置成三速模式10/100/1000Mbps。上电A35T FPGA板，烧写EP侧fpga版本，host侧运行网卡驱动，进行ping测试。
2024-08-22 21:33:12
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原创 用VCS直接仿真vivado工程
在日常搬砖过程中，在IC design进行fpga原型验证时，在上fpga测试之前，往往需要对vivado工程进行仿真，而vivado工程中可能存在较多的xilinx ip或者block design，直接使用vivado仿真，速度难以接收。如果使用vcs进行仿真，这些ip的仿真文件较多，更恶心的是如果使用axi_interconnect等ip时，每重新generate一次block design，仿真文件会发生变化，难以维护固定的vcs仿真脚本。
2024-07-24 15:10:03
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原创 RISCV AIA (五) APLIC
在RISC-V系统中，PLIC 处理外部中断是通过线中断而非MSI(message signal interrupt) 的方式，当系统的hart不具有IMSIC时，hart本身不支持MSI，因此所有的外部中断必须通过 PLIC。即使hart具有IMSIC，且大多数的中断使用 MSI 的方式，但有些设备还是以线中断的方式发出。特别是对于不需要在系统中启动总线事务的设备，支持MSI的成本较高，因此使用线中断时成本较低的选择。与MSI不同，当前计算机平台普遍支持线中断。
2024-07-12 10:53:27
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原创 RISCV AIA (四) Incoming MSI Controller (IMSIC)
IMSIC是RISC-V hart的可选组件，与hart紧密耦合，每个hart都对应一个IMSIC，每个IMSIC包含M/S/VS-level的interrupt file，对应hart内的不同特权等级的csr pending寄存器：mip、sip、vsip，IMSIC会接收target为该hart的MSI中断，一旦该MSI中断的pending和enable位置位时，将其发送到该hart的对应特权等级中。
2024-07-08 18:11:24
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原创 RISCV AIA (三) AIA架构下新增的CSR
RISC-V hart中的每个特权等级都能够处理中断，AIA架构为了中断的控制和处理增加了一些CSR。
2024-07-07 13:36:29
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原创 RISCV AIA (二)概述
目标虚拟化的中断处理待完善IO-MMU——待完善AIA规范面向大规模高性能RISC-V处理器的需求。以上特性会在后续的版本中进行描述。限制。
2024-07-07 10:54:24
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原创 RISCV AIA (一)
IMSIC中的interrupt file保存对应特权状态下的MSI的pending位和enable位，即它是一个寄存器组，例如支持1024个中断的IMSIC中，有32个pending寄存器和32个enable寄存器，每个寄存器32bit，每个bit对应一个中断号。中断的pending置位，表示中断控制器已经响该中断，并将中断送到处理器，在pending=1时，中断控制器不会再响应该中断。该aia规范相对于原有的plic规范，增加了msi消息中断的支持，可以更好的应用于多核NoC的网络中。
2024-07-05 15:58:01
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空空如也
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