RISCV AIA (三) AIA架构下新增的CSR

最新推荐文章于 2024-07-19 09:59:21 发布

啊节奏不对

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分类专栏： AIA SPEC 文章标签： risc-v

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AIA架构下新增的CSR

RISC-V hart中的每个特权等级都能够处理中断，AIA架构为了中断的控制和处理增加了一些CSR。

Machine-level CSRs

由于在1.4节中AIA将interrupt cause从原有的16个扩展到48个，因此已有的CSR：mie、mip、mideleg需要扩展到64bit以支持最多64个interrupt cause，对于RV32，增加midelegh、mieh、mvienh、mviph、miph存放高32bit。

miselect和mireg作为新增的两个CSR寄存器，提供一个窗口/介质可以实现间接的方式访问多个寄存器（非CSR）。miselect为这些寄存器的地址，mireg存放这些寄存器的值。miselect存放的寄存器偏移地址由如下定义：

0x30-0x3f这个地址段是最基本的支持，0x70-0xff作为IMSIC interrupt file的映射地址，当hart支持IMSIC时，可以通过miselect和mireg访问这些寄存器。

目前 0x00~0x2F 和 0x40~0x6F 是未指定是使用者使用，故不慎使用到会引发 illegal instruction exception。通常，external interrupt 范围为 0x70-0xFF，当在实现 IMSIC 时才有效；否则，当 miselect 在此范围内时，尝试 access mireg 也会触发 illegal instruction exception。0xFF之后的地址可以由使用者自定义使用。

mtopei用于记录当前最高优先级的外部中断号（即外部中断的minor identity），由IMSIC负责维护。具体操作见下一章IMSIC的描述。mtopei用于记录当前最高优先级的pending和enable位都置位的中断号。

1. Supervisor-level CSRs

与Machine level类似，S态下也新增了如下4个CSR：siselect、sireg、stopei和stopi，以及扩展了pending和enable寄存器：sieh和siph。

软件可以通过siselect和sireg访问S level下的IMSIC interrupt file。目前 0x00~0x2F 和 0x40~0x6F 是未指定是使用者使用，故不慎使用到会引发 illegal instruction exception，或是在 0x70～0xFF 范围内且未实现 IMSIC 时，尝试access sireg 会造成 illegal instruction exception(除非在 VM(virtual machine)执行)。