IC小白在修炼-CSDN博客

原创 Makefile使用教程

实际上这是按照VCS实际运行过程来划分步骤的，VCS运行的过程是将编译通过的文件临时存储，然后通过细化成为可执行的文件.simv，最后通过执行.simv文件即可完成文件的编译与仿真。注意：incdir文件的时候，只能包含文件夹下的文件，而不包括下级文件夹的内容（如果要包含下级文件夹的内容，需要写+incdir+uvm/{test，test/basic_test}，这样就包括了uvm下test文件中的文件，同时包含了uvm下test下basic_test中的文件）Makefile中的=，:=，+=的用法。

2023-01-02 11:39:03 2770 4

原创 linux基本操作，linux使用心得

通过gvim ~/.bashrc来打开shell脚本配置文件（配置文件常以点开头，rc结尾，放置在home目录下，且隐藏，可以通过ls -a查看到），配置完后需要通过source ~/.bashrc重新加载配置文件生效。通过alias配置，如alias c2='cd ../..'可以简便实现返回上两级目录，同理，也可以通过设置g='gvim'来简化打开gvim的操作。如果系统中有bash脚本，则可以通过其配置环境变量。终端分屏：ctrl+shift+t。二、通过bash脚本配置环境变量。

2023-01-01 17:36:47 429

原创 GVIM教程，GVIM使用心得

ctrl+v进入可视化编辑模式，通过j和k（或方向键）选中多行，按shift+i（或I）进入插入模式编辑单行，随后Esc退出，可以实现在选中的多行重现编辑的内容。以下操作均在命令模式下进行，操作中需要先输入冒号则进入末行模式，一般用来对整个文档的内容或对文档进行编辑。更新目录：在冒号模式下，按N，然后table敲打出NERDTree就会自动更新目录（实习公司工作环境下）V的行选中模式，常用于选中多行，多行复制粘贴，会新起多行实现粘贴；多行编辑选中的内容块，不会新起行，常用于在空白处进行粘贴。

2022-12-31 12:28:53 9700 1

原创小白练习跑覆盖率从0到100%

字不对齐测试后，代码覆盖率增长比较快，主要是在这个case中首次将data的高16位赋值了，前面三个case的赋值主要在低16位，于是data高位的代码toggle覆盖到了。可以看到多次随机但仍然没有随机到addr_end，边界地址难以覆盖到，所以应该写一个定向激励去覆盖边界地址，同时发现非法地址没有覆盖，因为我们本身并没有写非法地址的激励，所以我们另外写一个seq，里面去覆盖这三个点。在重新跑完定向的激励后，导入之前exclude的文件，最后发现功能覆盖率和代码覆盖率均达到100%

2022-11-16 11:26:48 2260 4

原创 IC验证必备的Verilog知识（二）：设计方法

用真值表设计思想的话，应该用case语句罗列各种情况，case（{a，b，c}） 3'b011:out=1;奇偶校验器的实现就是判断（比如一个8bit数）数的1的个数，按照好理解的数学设计思想，可以这样做，将所有bit位加起来，看看是奇数还是偶数。我们可以发现只要输入和输出是一一对应的，这里的编码器，包括译码器，数据选择器等等都可以通过case语句实现。设计加法器，最简单也是最高效的应该是抽象描述方式（数学设计思想），令{cout, sum} = a+b+cin。每输入一位，就将之前整体的bit位左移。

2022-09-29 09:32:36 750

原创 IC验证必备的Verilog知识（一）：Verilog HDL基础知识

根据我的理解，将其分为三类：数学运算符（加减乘除取模，大于，小于，大于等于，小于等于，等，不等，全等，非全等），逻辑运算符（与或非），其他运算符。，逻辑与&&，逻辑或 ||），按每个bit位进行的逻辑运算（位反相~, 按位与&,按位或|，按位异或^，按位同或^~），其他（左移右移，条件运算符）。模块例化，.in1代表是的被例化模块的端口，而（）括号里面的是顶层模块的端口，instance1.in1这样显示出了被例化模块完整的端口路径，所以带.点的是被例化模块的端口。注释的内容在编译的时候会忽略。

2022-09-28 01:30:20 2691

原创 IC验证必备的数字电路基础知识（三）：时序逻辑电路

异步的意思就是不管CP（时钟脉冲），直接可以决定输出Q，两个都是低有效信号，分别为0的时候，Q分别为0（被R复位）和1（被S置位）。只有当RD非和SD非都为1的时候，D触发器才能正常运转，D触发器又称为跟随触发器，输出跟着输入走（当CP上升沿到达的时候判断）。已知组合逻辑电路可以通过五种方式来描述其功能，分别是逻辑表达式，真值表，电路图，卡诺图，波形图。组合逻辑电路的输出只与输入有关，而如果将部分输出迁回去作为部分输入，那么输出就不仅与输入有关，还与原来的状态（原来的输出）有关，这就变成了时序逻辑电路。

2022-09-26 20:47:09 2623 1

weixin_55225128的博客

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原创 IC验证必备的Verilog知识（一）：Verilog HDL基础知识

原创 IC验证必备的数字电路基础知识（三）：时序逻辑电路

原创 IC验证必备的数字电路基础知识（二）：组合逻辑电路

原创 IC验证必备的数字电路基础知识（一）：数字逻辑基础

原创 MCDF UVM版本层次梳理，结构图

原创 UVM lab5 学习笔记

空空如也

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