- 博客(5)
- 收藏
- 关注
RSS订阅原创 verilog笔记
同步电路信号的变化都发生在时钟边沿。对于触发器的 D 输入端，只要毛刺不出现在时钟的上升沿并且不满足数据的建立和保持时间，就不会对系统造成危害，因此可认为 D 触发器的 D 输入端对毛刺不敏感。利用此特性，在时钟边沿驱动下，对一个组合逻辑信号进行延迟打拍，可消除竞争冒险。
2024-01-21 14:31:04
372
原创 C指针笔记
但有两个例外：1.sizeof（数组名）-数组名表示整个数组，计算的是整个数组的大小，单位是字节。const放到*右边代表指针变量不能改变，放到*左边代表指针所指向的内容不能改变。指针减去指针得到的是两个指针之间的元素个数（前提是两个指针指向同一块空间 ）2.&数组名 - 数组名表示整个数组，取出的是整个数组的地址；指针类型决定了，指针走一步，能走多远（步长）= &数组名，但是 函数名 == &函数名。//这里a的第一位地址的值变为0。//这里a的值变为0。//数组名是数组首元素的地址。
2024-01-18 21:24:08
311
1
空空如也
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人