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书籍阅读总结
文章平均质量分 82
be to FPGAer
这个作者很懒,什么都没留下…
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时序分析基础知识(1)
FPGA与外部芯片之间的通信时钟都是由源寄存器所在一侧(输出端产生),称为源同步接口。(从FPGA给到外部芯片、外部芯片给到FPGA)就是输入到FPGA的数据引脚,有对应的同步时钟信号也连接到FPGA引脚,并且在FPGA器件的内部也使用这个同步时钟信号去锁存该输入的数据信号。FPGA与外部芯片之间的通信时钟都由外部同一时钟源(系统时钟)产生时,称为系统同步接口。时钟路径:时钟从源端到达源端寄存器和目的寄存器的路径。是走的网络节点,时钟到达每个寄存器的偏斜(skew)比较小,而。越小,影响的是保持时间。原创 2023-11-25 19:09:29 · 296 阅读 · 0 评论 -
AMD优化策略
如果代码中的复位是低有效就会消耗额外的查找表(用于逻辑取反),而 UltraScale/UltraScale+ FPGA 中的触发器则既支持高有效又支持低有效;7系列 FPGA 中的 DSP48 不支持异步复位,因此,如果代码中描述的乘法器使用了异步复位,那么相应的触发器是无法被吸收到 DSP48 内部的。如果流水级数较高的话,将任务进行划为小任务,同一个时钟周期的延时较小,此时支持的fmax可以设置较高,如果一个周期做多个操作,延时就比较大,这时fmax如果较高,容易造成时序违例。原创 2024-05-08 09:02:16 · 705 阅读 · 0 评论