小灿532-CSDN博客

原创 Cadence 16.6 应用程序无法启动,因为应用程序的并行配置不正确

Cadence 16.6 应用程序无法启动,因为应用程序的并行配置不正确

2023-02-22 16:29:18 3026 5

原创 FPGA--UART串口通信

串口是“串行接口”的简称，即采用串行通信方式的接口。串行通信将数据字节分成一位一位的形式在一条数据线上逐个传送，其特点是通信线路简单，但传输速度较慢。因此串口广泛应用于嵌入式、工业控制等领域中对数据传输速度要求不高的场合。串行通信分为两种方式：同步串行通信和异步串行通信。同步串行通信需要通信双方在同一时钟的控制下，同步传输数据；异步串行通信是指通信双方使用各自的时钟控制数据的发送和接收过程。UART 是一种采用异步串行通信方式的通用异步收发传输器（universal asynchronous

2022-03-09 21:23:24 985

原创 FPGA--IP核之FIFO

FIFO 的英文全称是 First In First Out，即先进先出。FPGA 使用的 FIFO 一般指的是对数据的存储具有先进先出特性的一种缓存器，常被用于数据的缓存，或者高速异步数据的交互（即跨时钟域信号传递）。FIFO 与 FPGA 内部的 RAM 和 ROM 的区别是 FIFO 没有外部读写地址线，采取顺序写入数据，顺序读出数据的方式，使用起来简单方便，由此带来的缺点就是不能像 RAM 和 ROM 那样可以由地址线决定读取或写入某个指定的地址。根据FIFO工作的时钟域，可以将 FIFO 分为

2022-03-09 20:32:30 4147

原创 FPGA--IP核之RAM

RAM 的英文全称是 Random Access Memory，即随机存取存储器，它可以随时把数据写入任一指定地址的存储单元，也可以随时从任一指定地址中读出数据，其读写速度是由时钟频率决定的。RAM主要用来存放程序及程序执行过程中产生的中间数据、运算结果等。ISE软件自带了BMG IP核（Block Memory Generator，块 RAM 生成器），可以配置成 RAM 或者ROM。这两者的区别是 RAM 是一种随机存取存储器，不仅仅可以存储数据，同时支持对存储的数据进行修改；而 ROM 是一种只

2022-03-07 21:31:33 4579

原创 FPGA--IP核之PLL

在 Spartan-6 中时钟资源模块称之为CMT，它是由两个DCM和一个PLL组成的。DCM 即数字时钟管理器(DCMs)，它为 Spartan-6 提供了先进的时钟功能。并且 DCM 是将时钟功能直接集成到全局时钟网络中去的。因此在高性能、高频等应用中，DCM 解决了以下常见的时钟问题：1. 消除设备内部或外部组件的时钟偏差，以改善整体系统性能并消除时钟分配延迟；2. 通过改变时钟周期的固定分量或增量对时钟信号进行相移；3. 对输入时钟进行分频或倍频来产生全新的时钟，全新的时钟频率是基

2022-03-07 21:10:50 1562

原创跳频信号检测与参数估计技术研究

扩频通信即扩展信号频带范围的一种通信方式，著名的香农定理告诉我们，当信道容量一定时，信号带宽与信噪比可以互换，也就是说理论上完全有可能在极低的信噪比环境下通过增大信号带宽来保证通信质量，这便是扩频通信的理论基础。跳频通信作为扩频通信的一种方式，具有极强的抗干扰、抗截获的能力。在军事领域中，由于载波频率不断跳变使得敌方想要通过侦查搜索到当前的频率位置是十分困难的；在民用领域中，通信频带内具有很强的噪声信号，由于跳频信号跳变速度极快，频率集很大，很大一部分时间可以避开干扰频带继续通信，相比于传统的定频通信，跳频

2022-03-07 20:32:43 4512

原创 FPGA学习笔记-二

ise与modelsim联合仿真时，当我们在一台电脑上创建一个新的工程联合仿真没问题，但是你将工程拷贝到其他电脑上去会发现联合仿真不能用了，会报路径错误，遇到这种情况只需要打开对应工程的文件夹（工程文件所在的文件夹），找到文件夹里面的 modelsim.ini 文件，将其删除，然后回到工程重新进行联合仿真就可以了。生成固化文件：打开 iMPACT 软件，先双击 Create PROM File，然后在跳出的窗口中选择 Configure Single FPGA，再点击绿色小箭头进入下一个步骤先选

2022-03-03 19:10:48 370

原创基于 FPGA 的固态硬盘存储控制器设计--笔记

本文完成了以 FPGA 为主控、无 CPU 的固态硬盘存储控制器设计，可实现FPGA 对 PCIe SSD 的直接数据读写控制。该存储控制器由 PCIe Root Complex、PCIe 控制逻辑和 NVMe 控制模块组成，其中 PCIe Root Complex 模块为 Xilinx公司的 IP 核，本文在其基础上完成了用于配置 PCIe 配置空间和发送 TLP 报文的相关控制逻辑，以实现 RC 和 EP 两端的数据通信；NVMe 控制模块为本文依据 NVMe 协议设计的核心控制模块，其主要实现了 NV

2022-03-02 09:55:36 3061

原创基于FPGA的存储控制器及其相关系统设计技术研究--笔记

本文完成了基于FPGA的大容量存储模块硬件电路的设计，同时探讨了如何利用FPGA丰富的逻揖资源来实现NVMe协议，并且将数据RAID 0方式实时写入SSD阵列，使CPU能通过PCIe接口访问固态存储系统。本文充分利用FPGA可编程和硬件加速的特性，设计并实现了多块SSD的并行存储控制器。控制模块可以通过FPGA并行访问多块SSD，实现增大存储容量和提高存取速度的目的。固态存储器简称为SSD，分为基于闪存的SSD和基于DRAM的SSD两种，分别使用Flash和DRAM作为存储介质。SSD在读写数据时，

2022-02-28 14:09:37 740

原创基于 FPGA 的 NVMe 接口设计--笔记

总线是计算机系统中从设备与总线控制器之间交换数据的通道。扩展总线是由PC机中发展出的概念，指的是连接PC系统中的CPU与插在扩展槽上的外设之间的总线。PCI Express就是一种扩展总线，但由于其高速低延迟的高性能，及良好的扩展性，PCI Express在嵌入式系统中也获得了广泛的应用。但PCI总线作为一种多设备共用的并行总线，其先天的劣势是：1) 并行信号带来的信号完整性问题，以及共用信号线带来的驱动能力问题，这都使得总线频率难以提升。2) 共用信号线的形式使得外设增...

2022-02-25 17:16:23 1760

原创 Simulink 产生 2ASK、4ASK、2FSK、4FSK、2PSK、4PSK、16QAM以及 64QAM 信号

先使用Simulink搭建算法实现模块仿真，仿真验证算法后将Simulink搭建模块转译为能够用于FPGA实现的VIVADO工程。使用Simulink实现无线数字信号分选的第一步是产生需要识别的不同调制类型的信号。信号类型包含2ASK、4ASK、2FSK、4FSK、2PSK、4PSK、16QAM以及64QAM信号八类。信号数据位宽为16bit，信号的AD/DA采样率为200Msps，实际可采用基带信号通过UDC内插20倍再上变至70MHz的中频实现，基带信号的每帧采样数为...

2022-02-24 15:43:40 4346 2

原创 FPGA学习笔记（一）

阻塞赋值与非阻塞赋值：在描述组合逻辑电路的时候，使用阻塞赋值，比如 assign 赋值语句和不带时钟的 always 赋值语句，这种电路结构只与输入电平的变化有关系在描述时序逻辑的时候，使用非阻塞赋值，综合成时序逻辑的电路结构，比如带时钟的 always 语句；这种电路结构往往与触发沿有关系，只有在触发沿时才可能发生赋值的变化assign 和 always 区别：assign 语句使用时不能带时钟。always 语句可以带时钟，也可以不带时钟。在 always 不带时钟时，逻辑功能和 assign

2022-02-23 16:54:57 2046

原创复杂电磁环境下的信号分选与识别关键技术研究与实现--读后感(2)

本文采用高阶累积量、幅度矩以及时域特征参数门限法联合对2ASK、4ASK、2PSK、4PSK、2FSK、4FSK、16QAM以及64QAM信号进行分选识别。由于使用高阶累积量无法区分出2ASK以及4ASK信号，故采用时域特征参数对这两种信号进行分选。根据时域特征参数识别法的原理，要区分这两种信号只需使用零中心归一化瞬时幅度绝对值的标注偏差。大于门限值0.25为2ASK信号，否则为4ASK信号。采用幅度矩参数可以分选经高阶累积量识别模块分选出...

2022-02-21 19:08:32 619 2

原创复杂电磁环境下的信号分选与识别关键技术研究与实现--读后感(1)

论文提出了取长补短整合高阶累积量、时域特征参数以及幅度矩的算法，共同对无线数字信号进行识别的算法。验证算法的理论可行性并使用 Simulink对算法进行实现仿真实验。最终得到仿真结果能够对 2ASK、4ASK、2FSK、4FSK、2PSK、4PSK、16QAM、64QAM 这八种不同调制类型信号进行有效识别。使用 FPGA对算法进行实现，搭建实验系统。最后使用 FPGA 无线数字信号分选识别系统对八种不同类型的调制信号进行识别测试。无线信号分选识别主要分为四个步骤，首先将接收到的无线信号进行信号预处理，

2022-02-21 18:43:16 1635 1

weixin_60354142的博客