FPGA--IP核之PLL

最新推荐文章于 2024-08-05 15:40:58 发布
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文章标签： 学习 fpga开发
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本文详细介绍了Spartan-6 FPGA中的时钟资源，包括DCM（数字时钟管理器）和PLL（锁相环）。DCM用于解决时钟偏差、相移和频率合成等问题，而PLL则作为频率合成器和抖动滤波器。文中提到了三种DCM与PLL的结合方式，并详细阐述了如何配置PLL参数以生成所需时钟，包括输入时钟频率、输出时钟参数、复位引脚和时钟锁存信号。最后，文章指导了如何生成和例化PLL IP核及其相关模块。
摘要由CSDN通过智能技术生成

在 Spartan-6 中时钟资源模块称之为CMT，它是由两个DCM和一个PLL组成的。

DCM 即数字时钟管理器(DCMs)，它为 Spartan-6 提供了先进的时钟功能。并且 DCM 是将时钟功能直 接集成到全局时钟网络中去的。因此在高性能、高频等应用中，DCM 解决了以下常见的时钟问题：

1. 消除设备内部或外部组件的时钟偏差，以改善整体系统性能并消除时钟分配延迟；

2. 通过改变时钟周期的固定分量或增量对时钟信号进行相移；

3. 对输入时钟进行分频或倍频来产生全新的时钟，全新的时钟频率是基于输入时钟频率的静态或动态 参数的乘法和除法混合而成；

4. 确保输出时钟标准和稳定，可以调整占空比（常用 50%）、镜像、转发或重新缓冲时钟信号等等， 可以将输入时钟去歪斜并转换为其他 I / O 标准。

PLL 即锁相环，它的主要用途是作为广泛频率范围的频率合成器，以及作为与 DCMs 结合的外部或内 部时钟的抖动滤波器。

PLL 结构图

想产生一个零延迟输出时钟就需要用到ODDR2

 产生单端零延迟输出时钟

 PLL 是可以与 DCMs 相结合的，他们结合方式有三种：

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