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RSS订阅原创 Verilog中的加法器（半加器，全加器，串行、超前进位加法器）
加法器分为半加器和全加器：半加器：不考虑低位向高位的进位。2输入，2输出。全加器：考虑低位向高位的进位。3输入（多了进位输入C），2输出。Verilog代码如下：module half_add( input A,B, output sum,co);assign sum=A^B;assign co=A&B;endmoduleVerilog代码如下：module full_add( input A,B,ci output s..
2021-12-24 16:58:34
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原创 组合电路Verilog的几种描述方式
组合电路的描述方式主要有四种：真值表，逻辑代数，结构描述，抽象描述。设计一个三输入多数表决器。1.真值表方式：真值表 A B C Y 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 1 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1 module design1(
2021-12-23 22:39:33
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原创 Verilog如何避免Latch
锁存器（Latch）产生的原因： 目录 1.if结构不完整； 2.case结构不完整； 3.敏感信号列表不完整。 Latch的危害：输入状态可能多次变化，容易在输入信号产生毛刺，会增加电路的不稳定性； 使得静态时序变得更难分析。1.if结构不完整；例如：module top_module ( input in，en, output reg q ); always @(*) begin if (en) q=in;...
2021-12-23 22:10:34
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原创 异或、同或和奇、偶校验
n输入异或的功能：有奇数个1时，输出为1； 有偶数个1时，输出为0。n输入异或、同或的关系：n为偶数时，异或、同或互为非关系； n为奇数时，异或、同或功能相同。奇校验：原始码+1位校验位，总共有奇数个1；偶校验：原始码+1位校验位，总共有偶数个1。从异或的功能（有奇数个1时，输出为1），可知可以用异或电路实现奇偶校验的功能。以8421码的偶校验为例校验码生成电路：校验码检测电路：Y=0：接收代码正确； Y=1：接收到误码。...
2021-12-15 17:52:33
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原创 原码、反码和补码
原码：最高位表示符号位，其他位表示该数的二进制绝对值，0代表正数，1代表负数。反码：在原码的基础上，保留符号位不变，其他二进制数取反得到反码。（正数的反码等于原码）补码：在反码的基础上+1（加在最后一位）得到补码。（正数的补码等于原码）例子： 负数 原码 反码 补码 0 000 1000 1111 ----（补码中不存在-0） 在反码中“0”只能不表示为000 3 011 1011 1100
2021-12-15 16:32:29
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原创 verilog中的代码使用
Verilog中常使用的代码和一般不使用的代码推荐使用的 ：在always中使用reg，其他用wire/和%一般不使用
2021-12-12 20:37:29
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