组合电路Verilog的几种描述方式

组合电路的描述方式主要有四种：真值表，逻辑代数，结构描述，抽象描述。

设计一个三输入多数表决器。

1.真值表方式：

真值表

A	B	C	Y
0	0	0	0
0	0	1	0
0	1	0	0
0	1	1	1
1	0	0	0
1	0	1	1
1	1	0	1
1	1	1	1

module design1(
    input A,B,C,
    output out
);
always  @(*)begin
    case({A,B,C}
        3'b000:out=1'b0;
        3'b001:out=1'b0;
        3'b010:out=1'b0;
        3'b011:out=1'b1;
        3'b100:out=1'b0;
        3'b101:out=1