该博客介绍了使用Verilog HDL语言设计出租车计费器的过程，包括功能要求、设计思想、代码实现和测试验证。设计中，计费器通过FPGA芯片实现，结合硬件描述语言，采用‘自顶向下’的方法，实现了计费、里程显示以及模拟汽车状态等功能。通过Quartus软件进行编译和布局布线，并进行了功能仿真以验证设计的正确性。
1.课程设计目的
全面熟悉、掌握Verilog HDL语言基本知识，掌握利用verilog HDL语言对常用的组合逻辑电路和时序逻辑电路编程，把编程和实际结合起来，熟悉编制和调试程序的技巧，掌握分析结果的若干有效方法，进一步提高上机动手能力，培养使用设计综合电路的能力，养成提供文档资料的习惯和规范编程的思想。
2.课程设计题目描述和要求
本课程设计完成的计费器应具有如下功能。
(1)实现计费功能，计费标准为：按行驶里程计费，起步价为7元，并在车行3km后按2元/km计费，当计费器达到或超过20元时，每千米加收50%的车费，车停止不计费。(2)现场模拟功能:以开关按键模拟千米计数，能模拟汽车启动、停止、暂停等状态。(3)将车费和路程分别以十进制形式显示出来。
3.设计思想和过程
本次出租车计费器的设计主要是基于FPGA芯片，使用硬件描述语言Verilog HDL,采用“自顶向下”的设计方法，编写-一个出租车计费器芯片，并使用quatus 软件和Modelsim软件进行编程，同时用软件进行功能和时序的仿真。把出租车计费器划分为端口定义部分、计费部分、里程部分、数码管显示部分，共同实现出租车计费以及预置和模拟汽车启动、停止、暂停等功能，并动态扫描显示车费数目和里程数。最后使用quartus 进行编译和布局布线，还可以使用时序仿真验证实际电路功能的正确性。由于本课程设计电路规模较小;调用时序仿真步骤可以省略，直接使用硬件开发板DE2-115 就可以完成整个设计的验证，同时验证的结果更加直接，所以在操作步骤中省略了时序仿真步骤，只保留功能仿真，最后的结果可以由硬件电路来完成验证。由于无法实际使用车轮来进行公里数的统计，可采用信号模拟的方式来进行代替。以使用一个输入信号，当输入信号出现一次上升沿时表示车轮运转了一次然后按照一定的数量如200次累计完成1km。 由于是近似代替，所以直接使用信号上升沿表示1km, 这样方便设计和仿真，如果需要其他的数量可以使用分频器来进行处理。在设计过程中，首先进行端口定义，money 和kilometer 分别是记录车费数和公里数，start、stop、 suspend 分别是控制开始、停止、暂停的功能按钮，a是输入信号，当其为高电平时，则认为汽车已经走了1km,相应的kilometer 加1。Money 根据题目要求随着不同的计费方式而相应的钱数，m1, m2,k1, k2分别是用数码管显示的译码数据、动态显示数据，
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