淋青-CSDN博客

原创 AXI DMA IP核使用方法

将PL端数据通过AXI DMA上传至PS端，输入数据为axi stream接口。AXIS_MM2S: axi stream 内存到外设，无需地址（对外写）;AXIS_S2MM: axi stream 外设到内存，无需地址（对外读）;AXI_MM2S/AXI_S2MM: DDR内存映射总线，用于访问DDR，需要地址。写通道对应S_AXIS_S2MM / M_AXI_S2MM，由外设往内存写数据；读通道对应M_AXI_MM2S / M_AXIS_MM2S，由内存往外设读数据；

2024-03-15 15:51:59 602 1

原创 DDR3寻址方式学习

工程编译完后，会出现Address Editor窗口，此时会有显示从机接口、基础名称，偏移地址（Offset Address）、范围（Range）、高地址（High Address）。基于PL端读写PS端DDR3的工程，在自定义AXI IP核中，设置基地址（base_address）为开始读写数据的起始地址。本文为个人理解，用于记录学习经验，有任何错误可以指出讨论。只有偏移地址和范围可以设置，高地址根据前两个变量累加改变；寻址的最高地址位，为固定地址，无法设置。

2024-03-14 14:38:30 402 1

原创 spi配置AD9528

修改添加Clock In（VCXO）、RefA/RefB、SysRef参考时钟，以及修改PLL1和PLL2的分频系数，得到需要的输出时钟频率。本文为个人理解，用于记录学习经验，有任何错误可以指出讨论。8-23bit : A0~A14为地址位，R/W是读写控制位。0-7bit : D0~D7为寄存数据；寄存器配置可以通过ADI公司的。该字节长度最小为24bit。

2024-02-23 15:09:15 526

原创 Vivado 自定义AXI IP核

此处的例化作用是将led开关和闪烁频率存入寄存器中，本ip核共定义了4个寄存器，相当于AXI的4条数据线。右键直接选择“Edit in IP Packager”编辑IP核，路径自行选择，默认就是本工程的路径。Sources中顶层模块用户可以添加输入输出和参数，子模块可以添加用户的逻辑代码。该管脚为输出信号是PL端的，后文的slv_reg中的是才是受PS端控制的。此处可以添加逻辑代码的例化，后文会再单独创建一个子模块专门用来写逻辑代码。这里可以添加用户逻辑代码，也可以在子模块中添加，自行选择。

2024-01-26 16:24:39 1049 1

原创 Vivado SDK使用

首先使用SDK会用到PS端资源，需要在BD中添加ZYNQD的PS端。本文为个人理解，用于记录学习经验，有任何错误可以指出讨论。初始配置BANK电压以及DDR。

2024-01-11 11:18:23 616

原创 Xilinx GMII TO RGMII IP核介绍及使用

之前看到过手写的GMM TO RGMII模块，使用的Xilinx原语编写，可适用于多数FPGA芯片，该IP核仅适用于ZYNQ 7000系列和 ZYNQ Ultrasclae MPsoc，其余芯片好像基本没有这个IP核，具体看该芯片IP库中能不能使用。选择时，确保GMII时钟频率适用于线路速率：10 Mb/s为2.5 MHz，100 Mb/s为25 MHz，1000 Mb/s为125 MHz，一般不选此选项。仅对核心配置中的共享逻辑有效，并且如果未选择外部时钟选项。时钟在内部产生时，该信号由时钟MUX使用。

2024-01-11 10:57:00 1994

weixin_63989952的博客