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RSS订阅原创 ZYNQ摄像头显示架构练习
实现平台：摄像头（MT9v034），zynq矿板，VGA显示器主要用到的IP核：ZYNQ、video in to stream、VDMA、Stream to video out 、VTC(vga timing ctrl)VTC部分产生VGA时序，控制行场同步信号：进行显示大小等设置的时候，由于没有752*480的设置，所以我们改用800*600大小的参数设置。我的显示屏是1024*768大小的，所以我的参数为;
2025-03-18 10:46:44
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原创 Vivado中约束文件没有绑定全部的管脚，导致无法生成比特流文件
原因1：此种情况发生在对一个工程进行全编译后生成bitstream时，如果没有给工程添加IO约束，那么整个工程生成的bitstream就没有任何意义，所以生成bitstream的时候就会报该错误并生成失败。原因2：这是因为当有管脚不需要的时候，在xdc文件中加入这几行就可以生成比特流。
2024-11-25 16:41:06
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原创 Modelsim中使用光标来测量时间间隔
1.右击测量结果处，选择Grid，Timeline & Cursor Control。2.选择自己需要的单位显示，我一般用ns。3.时间间隔测量，取消频率测量。
2024-11-08 14:23:02
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原创 Vivado报错：Slave segment ＜/clk_wiz_0/s_axi_lite/Reg＞ is not assigned into address space ＜/processing_s
在做OV5640的vivado硬件连接时，用时钟IP核生成动态时钟。
2024-10-31 17:43:38
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原创 Vivado 中 VDMA IP 核的使用
28_VDMA彩条显示实验（第五讲：VDMA IP核配置与AXI互联）_哔哩哔哩_bilibiliVDMA使用总结-CSDN博客。
2024-10-30 19:43:30
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原创 Xilinx Documentation Navigator的使用（网页查看文档）
本文章介绍了如何使用Vivado的文档查看器DocNav，以便开发者门能够顺利地查找需要的官方手册。
2024-10-28 12:45:06
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