流水灯工程文件合集
实际工程部分和仿真部分,新建工程---->添加source文件---->添加ucf文件;仿真部分:生成仿真文件并补充,仿真生成图像。
- File---->New Project (新建led_test工程/新文件夹)然后对开发板器件类型选择以及工程配置
- Project—>New Source ,添加Verilog文件,剩下的可以直接跳过finish
- 编写程序 代码逻辑:定义一个时钟信号、复位信号rst_n(_n表示低电平有效)、四个输出reg类型信号(4*led)、32位的时间计数器;复位逻辑:复位信号0有效此时计数器清零且所有led灭(led是共阴极),一定的时间间隔一个灯亮,轮流亮造成流水灯的效果。
- 添加ucf管脚约束(新建.ucf文件):File---->New--->Text file
- 普通 IO 口只需约束引脚号和电压: NET “端口名称” LOC = 引脚编号 | IOSTANDARD = “电压”;时钟端口还可以定义时钟周期约束,首先在时钟网线 clk 上附加一个 TNM_NET 约束,把 clk 驱动的所有同步元件定义为一个名为 sys_clk_pin 的分组,然后使用 TIMESPEC 约束定义 时钟周期。编写完成后添加至工程中Project---->Add source
- 编译工程:Generate Programming File生成bit文件用于FPGA的配置
- 编写测试文件——补充手动复位和时钟激励
- 仿真
- 启动Modelsim ,查看波形(先restart 再run all等待一段时间后点击zoom full
- 一定要等待一段时间可以看见对应的输出在一定时间点按照verilog程序中变化
- 下载
- 安装串口调试工具
- FPGA下载测试:把bit文件下载到芯片中,点击Configure Target Device
- 在iMPACT环境中双击Boundary Scan
- 在boundary scan中点击Initialize Chain