数电学习小记

原码：加一个符号位，其1表示负数，0表示正数（如+1000=01000；-1000=11000）
反码：正数反码和原码一样，负数除去符号位都取反（如（-1000）=10111）
补码：正数和原码一样，负数在其反码的基础上加1（如（-1000）=11000）

 

CMOS电路优点是功耗低，适合制作大规模集成电路。

OD门：满足输出电平转换，吸收大负载电流，实现线与连接

CMOS反相器传输延迟时间：输出电压的变化落后于输入电压变化的时间称为传输延迟时间（为什么有：MOS管的电极之间以及电极与衬底之间都存在寄生电容，反相器得输出端更不可避免的存在负载电容，当负载为下一级反相器时，下一级反相器的输入电容和接线电容就成了这一级的负载电容，主要是由于负载电容的充放电所产生的

MOS管有四种类型：N(P)沟道增强型，N(P)沟道耗尽型

       耗尽型和增强型的不同：耗尽型MOS管中，在栅极下的二氧化硅绝缘层中惨入了一定浓度的正离子，这些正离子形成的电场吸引衬底中少量的载流子到栅极下面的衬底表面，在D-S间形成了导电沟道

利用CMOS传输门和CMOS反相器可以组成各种复杂的逻辑电路，传输门的另一个重要用途是作模拟开关，用来传输连续变化的模拟电压信号

TTL门电路中有一个OC门(集电极开路输出结构）:当输入有低电平时，可认为此时门的输出端为高阻状态。
OC的应用：实现线与结构；电平转换；驱动显示器件和执行机构

1位加法器
1位半加器：不考虑来自低位的进位而将两个1位二进制数相加。实现半加运算的电路称为半加器。

1位全加器：除去最低位外，每一位都考虑来自低位的进位。（多了一个输入进位端CI）
即两个对应位的加数和低位的进位3个数相加。所用电路称为全加器。其中CI为低位向本位的进位，S为相加后本位的结果，CO为相加后本位向高位的进位。

多位加法器分为串行进位加法器和超前进位加法器

五、组合逻辑电路中的竞争-冒险
竞争
门电路两个输入信号同时向相反的逻辑电平跳变的现象称为竞争

冒险
由于竞争使电路的输出端出现了稳态下没有的干扰脉冲（毛刺）的现象称为冒险。（输出级）

竞争-冒险
由于竞争而在电路输出端可能产生尖峰脉冲的现象称为竞争-冒险。可以这样理解，本来最终结果应该都为0的，但是出现了一小段的1（也就是出现了本不该在理论设计中出现的脉冲干扰信号）。

【有竞争不一定有冒险，但是有冒险一定有竞争！】

4. 判别竞争-冒险

只要输出端的逻辑函数在一定条件下可以简化为Y=A+A’或Y=AA’，则可判定存在竞争-冒险现象。
比如某个电路输出逻辑函数表达式为Y=AB+A’C，此时判断它是否存在竞争-冒险现象，不可以对表达式进行化简，观察有没有一个变量同时出现了原状态和非状态，然后保持这个变量不变，其它变量取0和1的组合，例如：当B=C=1时，上式将成为Y=A+A’，也就是存在竞争冒险现象。

5. 消除竞争-冒险现象的方法

接入滤波电容 输出端并接一个很小的滤波电容

优点：简单易行；

           缺点：增加了输出电压波形的上升时间和下降时间，使波形变坏
引入选通脉冲

优点：简单易行不用增加电路元件

           缺点：对脉冲的宽度和作用的时间有着严格的要求，必须设法得到一个与输入信号同步的选通脉冲
修改逻辑设计，增加冗余项

           缺点：有限情况下

SR锁存器

锁存器：寄存一位二值代码，通常由两个或非门或者与非门组成。

触发器

与锁存器相比， 除去置1和置0外，又增加了一个触发信号CLOCK输入端（记作CLK）。
触发信号的工作方式可以分外三类：电平触发、边沿触发和脉冲触发三种。

触发器是指能够记忆一位二值信号的基本逻辑单元电路，具有的特点：

（1）两个能自动保持稳定的状态，“1”态和“0”态；
（2）根据不同的输入信号，可以置成“1”态和“0”态；
（3）输入信号消失后，获得的新状态能自行保持下来。

 静态触发器是靠电路状态的自锁存储数据，动态触发器是通过MOS管栅极输入电容上存储电荷束存储数据的

根据电路的工作方式即电路中触发器的工作时刻是否统一来进行划分：
同步时序逻辑电路（统一）；异步时序逻辑电路（不统一）

描述时序逻辑电路逻辑关系的三大方程分别是 驱动方程、输出方程和状态方程

寄存器以触发器为核心单元，而一个触发器能寄存一位二进制代码；有并行和串行方式。

PMOS管比NMOS管宽的原因？

PMOS管是空穴导电，NMOS管是电子导电，电子（负电荷）的迁移率约是空穴（正电荷）的2倍。所以PMOS需要更多的通道进行电子迁移，才能和NMOS管相同

• 锁存器是电平敏感器件
• 寄存器是边沿敏感器件，触发器类似于寄存器
• 建立时间：是指在触发器的时钟信号采样边沿到来之前，数据保持稳定不变的时间。
• 保持时间：是指在触发器的时钟信号采样边沿到来之后，数据保持稳定不变的时间。

如何在异步电路中解决亚稳态的问题？

• 降低系统时钟频率，可以减少亚稳态发生的概率。
• 用反应更快的FF
• 引入同步机制，防止亚稳态传播。（打拍、FIFO、握手信号、复位采用异步复位同步释放）
• 改善时钟质量，用边沿变化快速的时钟信号

获取矩形脉冲波形的途径

• 利 用 各 种 形 式 的 多 谐 振 荡 器 电 路 直 接 产 生 所 需 要 的矩 形 脉 冲 ；
• 通 过 各 种 整 形 电 路 把 已 有 的 周 期 性 变 化 波 形 变 换 为 符 合 要 求 的 矩 形 脉 冲

格雷码：又称循环码，按照“0、1、2…”方式顺序依次变化时，相邻两个格雷码之间只有一位二进制位改变。

优点：比如用格雷码做计数器的值时，因为相邻两个格雷码之间只有1位发生改变，降低了在做转态转换时出现亚稳态的概率。所有在异步FIFO中，会采用格雷码来计数。

注意：格雷码必须是计数到2^n 才是每次改变一个bit，这也就是为什么异步FIFO的深度都是2^n ，就算浪费面积，也需要把深度这样设置。

二进制—>格雷码：符号位不变，从最左边第二位开始，将每位与左边一位解码后的值异或，作为该位解码后的值。

 格雷码—>二进制：符号位不变，从左边第二位开始，依次与左邻一位异或，作为该位的格雷码的值

 CMOS（互补对称式金属-氧化物-半导体电路），具有源极（S）、栅极（G）和漏极（D），源极（S）、栅极（G）的回路为输入回路，漏极（D）和源极（S）之间的回路为输出回路

增强型：只有在开启时，才会出现导电沟道。

耗尽型：在栅极（G端）不加电压时就有导电沟道存在。

CMOS传输门和CMOS反相器可以组成各种复杂的逻辑电路，如异或门蹲、数据选择器等，传输门另一个重要用途是作模拟开关，用来传输连续变化的模拟电压信号

双极型三极管中电子和空穴两种载流子都会参与导电过程

RAM，即随机存储器或者易失性存储器，因为断电后就失去保存的数据。

• DRAM，即动态随机存储器，一般用于内存，需要不断地刷新电路，否则数据就消失了。

• SRAM，即静态随机存储器，一般用于CPU中的cache（高速缓冲存储器），不需要不停地刷新电路来保存数据。

 

• SRAM是依靠触发器存储数据，每个存储元（存储1bit数据）需要花费6个晶体管才能存储1 bit 。所以SRAM的集成度低、占用面积大。
• SRAM在读数据时，就是相当于“查看”寄存器的状态，写数据就是改变寄存器的状态。

• DRAM依靠电容存储，每个存储元只需要花1个电容和1个晶体管。DRAM的数据实际上是存在电容里。但是电容放久了，内部的电容就会越来越少，对外不能形成电位的变化。
• DRAM是通过检测是否有电流来确定存储的数据是1或0，有电流（有电荷存储）时为1，无电流为0。

1.DRAM为什么要不断刷新电路？

当对DRAM进行读操作的时候需要将电容与外界形成回路，通过检测电流变化判断存储元存储的是1还是0（是1就有电荷流出产生电流，是0则没有）。在进行读操作时，如果原来的数据是1，读完之后电荷顺着电流探测电路流走了，就变成0 了，下次再读的时候就不是原来的数据了。所以在读操作结束后需要刷新电路，重新将数据写回DRAM中。

此外，电容上的电荷也只能保存2ms左右，所以即便没有发生读写读写操作，也会对DRAM刷新

3.每次刷新多少存储单元？

以行为单位，每次刷新一行存储单元。

4.如何刷新？

不需要CPU控制，有硬件支持，读出一行的信息后重新写入，占用1个读/写周期

DRAM和SRAM区别

1. 内部结构不同

2. 寻址方式不同

SRAM的存取速度很快，但是地址线需要更多，这是因为SRAM和DRAM的寻址方式不同：

SRAM同时发送行地址和列地址，把行地址和列地址拼接起来作为一次读写访问的地址，然后放到地址线上；
SRAM有可能并没有把行地址和列地址拆分成长度相等的两段，并且行地址线和列地址线都是单独存在；
DRAM是把行地址和列地址分为长度相等的两段，然后分两次发送；
DRAM可以地址线复用，也就使用同一跟地址线分别发送行地址和列地址，减少了地址线的使用

奇偶校验位

 奇偶校验位是在一串二进制码的最后添加的一位，它使得整个二进制串的1的个数为奇数或者偶数。因此奇偶校验分为两种，奇校验（1的个数为奇数）和偶校验（1的个数为偶数）。

奇偶校验只能检测出错误，但无法确定错误数据是具体哪一位。

同步异步fifo