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RSS订阅原创 RISC-V 流水线 CPU 设计 Verilog
实验设计的是五段式流水线 CPU，分别为 IF（取指），ID（指令译码），EX（执行），MEM（访存），WB（写回）五个阶段，并且时钟周期由所有指令耗时最长的阶段决定。同时还有一个比较关键的在于需要解决结构冒险（寄存器可能同时需要读、写），控制冒险（跳转指令可能会改变指令顺序，但流水线读取每次是先读取静态 PC， 即 PC + 4），以及数据冒险（在本实验中是 RAW，即还未写回就以及需要进行读取）。以上这些问题需要通过设计转发单元，以及阻塞冲刷信号等等来实现。
2023-12-12 19:16:45
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原创 最大子数组变式 - 贪心 + 单调队列
给定 n 个数字，可以进行 k 次修改，修改一个元素可以使得这个元素的值增加 x，此后没有进行修改的位置的值会减少 x. 输出修改后数组可以得到的最大子数组之和。本题来源于Codeforces，原题链接 https://codeforces.com/problemset/problem/1796/D。
2023-06-11 21:44:47
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原创 二叉搜索树基本操作(BST)
二叉树的基本操作。 参考资料为：Introduction to Algorithm, Third Edition, Chapter 12 Binary search tree.
2023-05-10 19:24:09
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原创 快速排序和快速选择
因为 quickSelect 只需要对划分的其中一边递归。的平均时间复杂度找出第 k 大的元素。用同样的划分，完成不同的目的~的平均时间复杂度完成排序。
2023-04-11 21:14:25
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空空如也
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