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RSS订阅原创 verilog 5：JK触发器设计简易功能16位加法脉动计数器
本文主要介绍使用下降沿敏感JK触发器设计一个16位脉动计数器。该设计使用了16个JK触发器，该计数器为异步计数器，并且该计数器可以进行异步复位，可以自行设定初始值进行计数。
2024-03-12 23:50:43
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原创 verilog4：HDLbits :（FSM）PS/2 packet parser and datapath(数据包解析和数据路径）
本文主要从PS/2鼠标协议的实际问题出发，解决HDLbits上的相关题目，并熟悉此类状态机的写法（数据包解析和数据路径）。
2024-02-16 19:34:01
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原创 verilog3 HDLbits：Moore型有限状态机（FSM）verilog实现简单旅鼠游戏（lemmings game）
本文主要简单介绍有关FSM(有限状态机)的相关内容，并通过讲解HDLbits上的一道题目lemmings game(旅鼠游戏)介绍Moore型有限状态机的一般解决方法并详述其思路；
2024-02-07 19:56:35
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原创 verilog2 HDLbits：康威的生命游戏介绍及完整代码思路（Conway‘s Game of Life）
本文主要介绍了Conway’s Game of Life(康威的生命游戏)，并且使用一个16x16 toroid，用verilog实现题目要求的基本规则，主要通过解决HDLbits的一道问题进行相关知识介绍，并进行详细解答。
2024-02-05 13:24:02
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原创 verilog1 HDLbits:12 hour clock(12小时计时器）
本文主要介绍使用verilog设计12小时计数器的两种方法（HDL Bit 12 hour clock）
2024-02-04 22:25:39
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空空如也
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