verilog4：HDLbits :（FSM）PS/2 packet parser and datapath(数据包解析和数据路径）

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前言

本文主要从PS/2鼠标协议的实际问题出发，解决HDLbits上的相关题目，并熟悉此类状态机的写法（数据包解析和数据路径）。

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一. 题目

题目地址：HDLbits FSM ps2data
题目翻译：
Q1：
PS/2 鼠标协议发送长度为 3 个字节的消息。但是，在连续的字节流中，消息的开始和结束位置并不明显。唯一的指示是，每三字节消息的第一个字节始终具有 bit[3]=1 (但其他两个字节的 bit[3] 可能是 1 或 0，具体取决于数据）。
我们想要一个有限的状态机，当给定输入字节流时，它将搜索消息边界。我们将使用的算法是丢弃字节，直到我们看到一个 bit[3]=1 的字节。然后，我们假设这是消息的第 1 字节，并在收到所有 3 个字节(完成)后发出接收消息的信号。
FSM 应在成功接收到每条消息的第三个字节后立即发出在循环中完成的信号。
Q2：
现在，您已经有了一个可以识别 PS/2 字节流中的三字节消息的状态机，请添加一个数据路径，该数据路径也将在收到数据包时输出 24 位(3 字节)消息(out_bytes[23：16] 是第一个字节，out_bytes[15：8] 是第二个字节，依此类推）。out_bytes需要在断言完成的信号时有效。您可以在其他时间输出任何内容。

1.题目分析

1.由题目可知ps/2鼠标协议发送长度为3字节(BYTE)的消息，每三个字节消息的第一个字节的in[3]=1(即第一个字节的第四位为1)，并在完成三个字节的接收后发出完成的信号（done），我们假设第一个字节in[3]=1，则后面两个字节无关。
数据路径：第一个字节out_byte[23:16]，第二个字节out_byte[15:8]，第三个字节out_byte[7:0]。
2. 即我们可以设定可以处于四个状态，第一，二，三个字节和完成状态，即分别为BYTE1，BYTE2，BYTE3，DONE。
3.分析并画出状态图，如下图所示。

当处于BYTE1时，如果此时in[3]=1,则下一个状态为BYTE2，否则，继续是BYTE1状态继续检测in[3]，除非输入的in[3]=1；当处于BYTE2时，无关输入，下一个状态为BYTE3；当处于BYTE3时，同样无关输入，三个字节消息接收完成，下一个状态跳转到DONE。我们可以将DONE看成一个中转状态，当处于DONE状态时，此时done输出1，若此时in[3]=1时，我们可以将DONE看成处于BYTE1状态，下一个状态即为BYTE2，若in[3]=0,则下个状态为BYTE[1]，后面在BYTE1重复之前的检测。
由状态图可得该状态机主要代码如下：

    parameter BYTE1=4'b0001,BYTE2=4'b0010,BYTE3=4'b0100,Done=4'b1000; //独热码
    reg [3:0]state,next_state;
    // FSM from fsm_ps2
    always@(posedge clk)begin
        if(reset)
            state<=BYTE1;
        else
            state<=next_state;
    end
    always@(*)begin
        case(state)
            BYTE1:      next_state=in[3]?BYTE2:BYTE1;
            BYTE2:      next_state=BYTE3;
            BYTE3:      next_state=Done;
            Done:       next_state=in[3]?BYTE2:BYTE1;
            default:    next_state=BYTE1;
        endcase
    end
    

4.关于数据路径，用一个always语句写，注意当state==DONE时的情况，虽然分情况后它们结果不变，但出于初学严谨的态度，还是细分了。还可以基于next_state的情况来写，不多赘述，可以自行编写。
数据路径主要代码：

    always@(posedge clk)begin
        if(state==BYTE1)
            out_bytes[23:16]<=in;
        else if(state==BYTE2)
            out_bytes[15:8]<=in;
        else if(state==BYTE3)
            out_bytes[7:0]<=in;
        else if(state==DONE)
            if(next_state==BYTE2)
                out_bytes[23:16]<=in;
            else   
                out_bytes[23:16]<=in;
    end

2. 完整代码

// +FHDR----------------------------------------------------------------------------
// 
//                
// ---------------------------------------------------------------------------------
// Filename      : PS2_packet_parser_and_datapath
// Author        : xibei
// Created On    : 2023-02-06 21:25
// Last Modified : 2022-02-16 19:05
// ---------------------------------------------------------------------------------
// Description   : HDLbits PS/2协议（数据包解析和数据路径）题目解答
//
//
// -FHDR----------------------------------------------------------------------------

module top_module(
    input clk,
    input [7:0] in,
    input reset,    // Synchronous reset 同步复位
    output [23:0] out_bytes,
    output done); //
	
    parameter BYTE1=4'b0001,BYTE2=4'b0010,BYTE3=4'b0100,DONE=4'b1000;
    reg [3:0]state,next_state;
    // FSM from fsm_ps2
    always@(*)begin
        case(state)
            BYTE1:      next_state=in[3]?BYTE2:BYTE1;
            BYTE2:      next_state=BYTE3;
            BYTE3:      next_state=DONE;
            DONE:       next_state=in[3]?BYTE2:BYTE1;
            default:    next_state=BYTE1;
        endcase
    end

    always@(posedge clk)begin
        if(reset)
            state<=BYTE1;
        else
            state<=next_state;
    end
    // New: Datapath to store incoming bytes.

    always@(posedge clk)begin
        if(state==BYTE1)
            out_bytes[23:16]<=in;
        else if(state==BYTE2)
            out_bytes[15:8]<=in;
        else if(state==BYTE3)
            out_bytes[7:0]<=in;
        else if(state==DONE)
            if(next_state==BYTE2)
                out_bytes[23:16]<=in;
            else   
                out_bytes[23:16]<=in;
    end
    assign done=(state==DONE);
endmodule

二. 总结

本题是一个较为简单的状态机题目，从PS/2协议出发，熟悉数据包解析和数据路径此类状态机的写法。水平有限，未能详尽，如有错误请指正。